Không cắt wafer thành chip nhỏ: Cerebras đặt cược AI tương lai vào processor khổng lồ

Trong ngành bán dẫn, một wafer silicon thường là nơi hàng chục hoặc hàng trăm chip được chế tạo cùng lúc rồi cắt rời thành từng die. Cerebras chọn cách gần như ngược lại: không chia wafer thành các processor độc lập, mà nối các vùng tính toán trên gần như toàn bộ tấm silicon để biến nó thành một processor AI khổng lồ.

Ý tưởng này nghe giống việc cố tình làm một con chip theo cách mà ngành bán dẫn đã tránh trong nhiều thập kỷ. Chip càng lớn, xác suất gặp khuyết tật càng cao; cấp nguồn, làm mát và đóng gói cũng khó hơn. Nhưng Cerebras cho rằng với AI, lợi ích của việc giữ hàng trăm nghìn lõi tính toán và bộ nhớ sát nhau đủ lớn để đáng giải những bài toán đó.

Đặt cược này vừa bước sang một giai đoạn mới. Ngày 18/8/2026, Cerebras công bố hệ thống CS-4, sử dụng ba Wafer Scale Engine 3 Turbo (WSE-3T). Mỗi WSE-3T vẫn trải trên 46.225 mm² silicon, chứa 4 nghìn tỷ transistor, 900.000 lõi tối ưu cho AI và 44 GB SRAM ngay trên wafer, nhưng tăng công suất tính toán lên 250 PFLOPS và băng thông bộ nhớ lên 43,2 PB/s cho mỗi wafer.

Một hệ CS-4 gồm ba wafer đạt tổng cộng 750 PFLOPS tính toán AI, 129,6 PB/s băng thông bộ nhớ và 7,2 Tb/s I/O theo thông số do Cerebras công bố. Công ty định vị nó cho inference tốc độ cao, đặc biệt là giai đoạn tạo token của các mô hình ngôn ngữ lớn.

Điều đáng chú ý không chỉ nằm ở các con số. Cerebras đang đặt cược rằng một trong những nút thắt lớn nhất của AI tương lai không còn đơn thuần là số phép tính mỗi giây, mà là khoảng cách dữ liệu phải di chuyển giữa hàng nghìn bộ xử lý.

Vì sao chip thông thường lại được cắt khỏi wafer?

Quy trình sản xuất chip hiện đại bắt đầu bằng một wafer silicon hình tròn. Các máy quang khắc lặp lại cùng thiết kế ở nhiều vùng trên wafer, tạo ra hàng chục hoặc hàng trăm die. Sau khi kiểm tra, wafer được cắt và những die đạt yêu cầu được đóng gói thành processor riêng.

Cách làm này có một lợi thế kinh tế rất lớn: nếu một vùng trên wafer có khuyết tật, nhà sản xuất chỉ cần loại bỏ die bị ảnh hưởng. Những die tốt ở phần còn lại vẫn có thể bán được.

Chip càng lớn, xác suất một khuyết tật rơi vào bên trong nó càng cao. Đây là một trong những lý do ngành bán dẫn không đơn giản tăng kích thước die mãi mãi để có thêm transistor.

Trong những năm gần đây, xu hướng còn đi theo chiều ngược lại. AMD, Intel, NVIDIA và nhiều hãng khác ngày càng sử dụng chiplet hoặc package nhiều die: chia một processor lớn thành những khối nhỏ hơn rồi nối chúng bằng interconnect tốc độ cao.

Cerebras lại hỏi: nếu mục tiêu là AI, tại sao không loại bỏ phần lớn những đường kết nối “ra khỏi chip” ngay từ đầu?

Wafer Scale Engine không phải một die khổng lồ theo cách thông thường

Cụm từ “một con chip bằng cả wafer” dễ tạo cảm giác Cerebras dùng một lần phơi sáng khổng lồ để in toàn bộ processor. Thực tế phức tạp hơn.

Quang khắc bán dẫn vẫn tạo các vùng mạch theo từng trường phơi sáng. Điểm đặc biệt là Cerebras phát triển kết nối cross-reticle để những vùng vốn sẽ trở thành các die độc lập có thể giao tiếp trực tiếp với nhau ngay trên wafer.

Sau quá trình chế tạo, wafer không bị diced thành hàng loạt processor riêng. Các vùng tính toán được giữ lại và hoạt động như một fabric thống nhất.

Trong hồ sơ gửi Ủy ban Chứng khoán và Giao dịch Mỹ (SEC), Cerebras mô tả đây là multi-die interconnect: các die vốn độc lập được kết nối ở cấp wafer bằng những liên kết vượt qua ranh giới reticle và được tích hợp ngay trong quy trình sản xuất.

Vì vậy, nói “không cắt wafer thành chip nhỏ” là cách diễn đạt đúng về sản phẩm cuối cùng, nhưng cần hiểu rằng WSE vẫn được cấu tạo từ nhiều vùng mạch lặp lại trên wafer. Đột phá nằm ở việc giữ chúng lại, nối chúng và khiến chúng hoạt động như một processor duy nhất.

Một khuyết tật có làm hỏng cả wafer?

Đây là câu hỏi từng khiến wafer-scale computing bị xem là cực kỳ khó thương mại hóa.

Nếu một processor thông thường có hàng tỷ transistor và chỉ cần một số khuyết tật nghiêm trọng để bị loại bỏ, một processor lớn gấp hàng chục lần gần như chắc chắn sẽ gặp một số vùng lỗi trên wafer.

Cerebras không cố tạo wafer hoàn hảo. Họ thiết kế kiến trúc với giả định rằng lỗi sẽ xuất hiện.

WSE có các lõi tính toán và đường định tuyến dự phòng. Khi một vùng bị lỗi được phát hiện, phần đó có thể bị vô hiệu hóa và mạng kết nối định tuyến dữ liệu vòng qua nó. Các lõi dự phòng được sử dụng để tái tạo một cấu hình logic hoạt động đầy đủ.

Công ty gọi cách tiếp cận này là fail in place. Thay vì yêu cầu mọi thành phần vật lý đều hoàn hảo, hệ thống hấp thụ một mức khuyết tật nhất định và che chúng khỏi phần mềm.

Trong hồ sơ SEC năm 2026, Cerebras so sánh tư duy này với một trung tâm dữ liệu hyperscale thu nhỏ xuống wafer: ở quy mô đủ lớn, lỗi cục bộ là điều phải dự kiến trước, vì vậy kiến trúc cần biết cô lập và đi vòng qua lỗi thay vì sụp đổ toàn bộ.

WSE-3 lớn đến mức nào?

WSE-3 và WSE-3 Turbo có diện tích silicon khoảng 46.225 mm². Cerebras cho biết đây là processor AI lớn nhất được thương mại hóa.

WSE-3 chứa:

• 4 nghìn tỷ transistor;
• 900.000 lõi tối ưu cho AI;
• 44 GB SRAM tích hợp trên wafer;
• 21,6 PB/s băng thông bộ nhớ ở phiên bản WSE-3 tiêu chuẩn;
• fabric nội bộ hàng chục PB/s.

Phiên bản WSE-3 Turbo mới trong CS-4 giữ nguyên quy mô 4 nghìn tỷ transistor, 900.000 core và 44 GB SRAM nhưng Cerebras tăng xung và hệ thống cấp nguồn để đạt 250 PFLOPS mỗi wafer, gấp đôi 125 PFLOPS của WSE-3.

Băng thông bộ nhớ của WSE-3T cũng tăng lên 43,2 PB/s, trong khi fabric trên wafer đạt 53,5 PB/s và I/O ngoài wafer đạt 2,4 Tb/s.

Đây là những thông số rất khác với cách chúng ta thường mô tả CPU hoặc GPU. Cerebras không cố đặt processor này lên một card PCIe. WSE là trung tâm của cả một hệ thống được đồng thiết kế về điện, làm mát, networking và phần mềm.

Lợi thế thật sự không chỉ là “nhiều transistor hơn”

AI hiện đại không chỉ tốn thời gian cho phép nhân ma trận. Một phần rất lớn năng lượng và độ trễ đến từ việc di chuyển dữ liệu.

Khi một mô hình không vừa trên một GPU, các tham số, activation và trạng thái phải được chia giữa nhiều GPU. GPU có thể tính toán rất nhanh, nhưng mỗi lần dữ liệu phải đi qua package, board, switch hoặc mạng giữa server, độ trễ tăng và năng lượng bị tiêu tốn.

Các hệ thống GPU hiện đại giải bài toán này bằng HBM, NVLink, InfiniBand, Ethernet tốc độ cao và các kiến trúc rack-scale ngày càng phức tạp.

Cerebras chọn một con đường khác: đưa càng nhiều compute và memory càng tốt vào cùng một bề mặt silicon.

Trên WSE, mỗi lõi có bộ nhớ cục bộ và kết nối với các lõi lân cận qua fabric trên chip. Phần lớn dữ liệu vì thế có thể di chuyển trên silicon thay vì phải rời package và đi qua một mạng bên ngoài.

Đây là lý do công ty nhấn mạnh băng thông SRAM lên tới hàng chục petabyte mỗi giây. Không phải 44 GB SRAM lớn hơn tổng HBM của một cụm GPU — rõ ràng không phải vậy — mà là phần bộ nhớ nằm ngay cạnh compute có băng thông cực lớn và độ trễ thấp.

44 GB SRAM vẫn không đủ chứa mô hình hàng nghìn tỷ tham số

Điểm này rất quan trọng khi đọc các tuyên bố về wafer-scale.

Một mô hình 70 tỷ tham số ở độ chính xác 16-bit đã cần khoảng 140 GB chỉ để lưu trọng số thô. Một mô hình hàng nghìn tỷ tham số lớn hơn rất nhiều so với 44 GB SRAM trên WSE.

Cerebras giải bài toán training bằng kiến trúc tách bộ nhớ tham số khỏi compute. Hệ MemoryX lưu trọng số bên ngoài rồi stream chúng tới WSE khi cần. Cách làm này cho phép dung lượng mô hình tăng độc lập hơn với lượng SRAM vật lý trên wafer.

Với inference, công ty cũng đang đẩy mạnh kiến trúc phân tách hai giai đoạn. CS-4 hỗ trợ disaggregated inference, trong đó một nền tảng khác có thể xử lý prefill — đọc và xử lý prompt ban đầu — còn Cerebras đảm nhiệm decode, tức quá trình tạo token tuần tự.

Cerebras cho biết CS-4 có thể kết hợp với AMD Helios hoặc AWS Trainium trong cấu hình này. Điều đó cho thấy chiến lược mới không nhất thiết là thay toàn bộ GPU hoặc ASIC trong trung tâm dữ liệu, mà tập trung WSE vào phần workload nơi kiến trúc wafer-scale có lợi thế rõ nhất.

Tại sao inference của LLM đặc biệt phù hợp với wafer-scale?

Khi chatbot tạo câu trả lời, các token thường được sinh theo chuỗi. Token mới phụ thuộc vào trạng thái được tạo từ các token trước đó, khiến độ trễ của mỗi bước decode trở nên rất quan trọng.

Thêm GPU không phải lúc nào cũng làm một luồng hội thoại nhanh hơn tương ứng. Khi mô hình trải trên nhiều accelerator, mỗi bước có thể cần trao đổi dữ liệu giữa chúng. Networking nhanh giúp giảm chi phí này nhưng không xóa nó hoàn toàn.

Cerebras đặt cược rằng một processor cực lớn với SRAM băng thông cao và fabric nội bộ rất nhanh có thể giảm phần “thuế giao tiếp” này.

Trong CS-4, công ty còn giảm độ trễ wafer-to-wafer xuống mức thấp nhất khoảng 2 microsecond thông qua Direct Wafer Links. Ba WSE-3T trong hệ thống được thiết kế để phối hợp như một cụm cực sát nhau thay vì như ba server độc lập.

Cerebras tuyên bố CS-4 có thể đạt hơn 4.400 token/giây/người dùng trên GPT-OSS-120B và nhanh hơn tới 30 lần so với các hệ GPU được dùng làm đối chứng. Tuy nhiên, đây là benchmark do Cerebras công bố; kết quả phụ thuộc mạnh vào model, độ dài context, precision và cấu hình serving.

Chính công ty cũng ghi chú rằng mức tăng tốc quan sát được thay đổi theo workload và cấu hình. Vì vậy, “30×” không nên được hiểu như một hệ số áp dụng cho mọi mô hình AI.

CS-4 cho thấy wafer-scale không chỉ là bài toán của con chip

Một processor rộng hơn 46.000 mm² không thể được cấp nguồn và làm mát như GPU thông thường.

Ở thế hệ CS-3, Cerebras đã xây hệ cấp nguồn vuông góc và làm mát bằng chất lỏng trực tiếp trên wafer. Package cũng phải cho phép các phần vật liệu giãn nở nhiệt khác nhau mà không làm nứt những kết nối diện tích lớn.

CS-4 tiến thêm một bước với thiết kế Wafer-Scale Backpack. Mỗi module gom processor, chuyển đổi nguồn, làm mát trực tiếp, I/O tốc độ cao và điện tử điều khiển thành một cụm đặt phía sau rack.

Cerebras cho biết họ đưa khối chuyển đổi nguồn tới khoảng 0,5 mm tính từ processor, so với khoảng 50 mm trong thiết kế board GPU mà công ty dùng để so sánh. Việc giảm khoảng cách này hạn chế tổn hao trên board và cho phép cấp công suất cao hơn cho WSE-3T.

Đó là lý do WSE-3T có thể tăng gấp đôi compute dù vẫn dựa trên cùng quy mô transistor và cùng node 5 nm. Một phần cải thiện không đến từ “nhồi thêm transistor”, mà từ việc thiết kế lại toàn bộ hệ thống quanh wafer để chạy chip ở mức công suất cao hơn.

Wafer-scale và chiplet đang giải cùng một vấn đề theo hai hướng ngược nhau

Cả wafer-scale lẫn chiplet đều xuất phát từ một thực tế: một die đơn truyền thống không còn đủ để mở rộng hiệu năng AI.

Chiplet chia hệ thống thành nhiều die nhỏ hơn để tăng yield, dùng được các node sản xuất khác nhau và đóng gói linh hoạt. Sau đó, ngành cố làm các liên kết die-to-die ngày càng nhanh để khiến chúng hoạt động giống một processor lớn.

Wafer-scale làm điều ngược lại: giữ các vùng compute trên wafer, xây mạng liên kết trực tiếp qua ranh giới reticle và dùng cơ chế chịu lỗi để xử lý khuyết tật.

Một bên chấp nhận chia nhỏ để sản xuất dễ hơn rồi đầu tư mạnh vào packaging. Bên kia chấp nhận bài toán sản xuất và làm mát khó hơn để tránh phải chia nhỏ compute ngay từ đầu.

Không có lý do kỹ thuật nào buộc một trong hai cách phải thắng hoàn toàn. Với một số workload, chiplet có thể tối ưu hơn về chi phí, tính mô-đun và hệ sinh thái. Với workload bị giới hạn bởi data movement và latency, wafer-scale có thể tạo ra lợi thế đáng kể.

Điều Cerebras phải đánh đổi

Wafer-scale giải một nhóm nút thắt nhưng đồng thời tạo ra những nút thắt mới.

Yield vẫn là biến số. Kiến trúc chịu lỗi giúp wafer hoạt động dù có khuyết tật, nhưng Cerebras thừa nhận trong hồ sơ SEC rằng yield của các thành phần, bao gồm wafer WSE, có biến động và công ty phải tính tới một lượng phế phẩm nhất định khi đặt hàng.

Sản xuất phụ thuộc mạnh vào đối tác. Cerebras hiện phụ thuộc vào TSMC để sản xuất toàn bộ wafer sử dụng trong sản phẩm. Công ty cho biết đã cùng TSMC phát triển những quy trình cần thiết cho wafer-scale, nhưng sự phụ thuộc này cũng là rủi ro chuỗi cung ứng.

Điện và làm mát phức tạp. Một wafer khổng lồ cần hệ thống làm mát trực tiếp, cấp nguồn đặc biệt và package có khả năng chịu giãn nở nhiệt. Đây không phải linh kiện có thể thay nóng như một card GPU phổ thông.

Sửa chữa khó hơn. Cerebras cảnh báo trong báo cáo SEC rằng sản phẩm phần cứng có thể khó sửa tại hiện trường và trong một số trường hợp cần gửi trở lại cơ sở của công ty.

Phần mềm phải đi cùng kiến trúc. Một hệ thống với 900.000 core và bộ nhớ phân tán không thể chỉ dựa vào cách lập trình GPU truyền thống. Cerebras phải duy trì compiler, runtime và stack phần mềm đủ tốt để người dùng không phải tự tay chia workload lên hàng trăm nghìn core.

Tại sao AI khiến một ý tưởng cũ trở nên hợp thời?

Wafer-scale computing không phải ý tưởng xuất hiện cùng ChatGPT. Các kỹ sư đã nghĩ tới việc dùng cả wafer làm máy tính từ nhiều thập kỷ trước, nhưng vấn đề yield, packaging và phần mềm khiến nó cực kỳ khó thương mại hóa.

AI thay đổi phương trình kinh tế theo một số cách.

Thứ nhất, các mô hình ngày càng lớn khiến một processor đơn lẻ gần như luôn phải tham gia một hệ thống nhiều accelerator. Vì vậy, chi phí giao tiếp giữa chip trở thành phần ngày càng quan trọng.

Thứ hai, khách hàng AI chấp nhận các hệ thống rack-scale tiêu thụ công suất lớn nếu đổi lại throughput cao. Một processor không cần phù hợp với laptop hay workstation; nó chỉ cần vận hành hiệu quả trong trung tâm dữ liệu.

Thứ ba, workload AI có tính song song lớn và cấu trúc dữ liệu tương đối đều đặn, phù hợp với hàng trăm nghìn core nhỏ và mạng dataflow phân tán.

Cuối cùng, quy mô đầu tư vào AI hiện đủ lớn để những kiến trúc rất khác CPU/GPU truyền thống có cơ hội xây cả hệ sinh thái phần cứng riêng.

Cerebras vẫn chưa thay thế được NVIDIA — và có thể không cần làm vậy

GPU có lợi thế khổng lồ về hệ sinh thái phần mềm, số lượng nhà cung cấp hệ thống, độ linh hoạt workload và kinh nghiệm triển khai. CUDA cùng một hệ sinh thái thư viện lâu năm khiến GPU trở thành lựa chọn mặc định của phần lớn ngành AI.

WSE lại là kiến trúc chuyên biệt. Lợi thế của nó mạnh nhất khi workload có thể được ánh xạ tốt lên fabric, khi băng thông bộ nhớ và interconnect là nút thắt, hoặc khi mục tiêu là latency inference cực thấp.

Chính thiết kế CS-4 cho thấy Cerebras đang thừa nhận một tương lai dị thể hơn. Hệ thống hỗ trợ disaggregated inference và có thể ghép với accelerator của AMD hoặc AWS thay vì yêu cầu mọi giai đoạn chạy trên Cerebras.

Điều này làm thay đổi câu hỏi cạnh tranh. Cerebras không nhất thiết phải khiến mọi GPU biến mất. Nếu WSE trở thành accelerator tối ưu cho một vài giai đoạn giá trị cao — chẳng hạn decode tốc độ cực nhanh cho agent AI — công ty vẫn có thể xây một thị trường lớn quanh wafer-scale.

CS-4 là bằng chứng rằng “chip khổng lồ” đang trở thành một nền tảng hệ thống

CS-4 được Cerebras giới thiệu ngày 18/8/2026, chỉ một ngày trước thời điểm bài viết này được biên tập. Hệ thống sử dụng ba WSE-3 Turbo và kiến trúc rack Nexus mới. Reuters cho biết chip tiếp tục được sản xuất trên tiến trình 5 nm của TSMC, trong khi Cerebras dự kiến thế hệ chip tiếp theo vào năm 2027.

Công ty cho biết các lô CS-4 đầu tiên sẽ bắt đầu giao trong quý III/2026.

Đây là tín hiệu quan trọng: Cerebras không còn chỉ chứng minh rằng một wafer-sized processor có thể tồn tại. Họ đang cố biến nó thành một module có thể sản xuất, lắp đặt và mở rộng ở quy mô data center.

Wafer-Scale Backpack của CS-4 có ít hơn 50% linh kiện so với thiết kế trước và sử dụng nhiều tự động hóa sản xuất hơn theo công bố của công ty. Đây là phần ít hào nhoáng hơn số transistor, nhưng có thể quan trọng hơn nếu Cerebras muốn triển khai hàng nghìn wafer thay vì vài chục hệ thống nghiên cứu.

Đặt cược thật sự của Cerebras: dữ liệu không nên phải đi xa

Nhìn bề ngoài, WSE là cuộc chạy đua xem ai làm được con chip lớn nhất. Nhưng kích thước chỉ là phương tiện.

Đặt cược sâu hơn của Cerebras là một nguyên lý rất đơn giản: di chuyển dữ liệu càng ít thì AI càng nhanh và càng tiết kiệm năng lượng.

GPU cluster cố giải bài toán bằng HBM nhanh hơn, package lớn hơn, switch tốt hơn và interconnect nhanh hơn. Cerebras cố loại bỏ một phần nhu cầu đó bằng cách đặt compute, memory và fabric lên cùng một wafer.

Đổi lại, công ty phải giải những vấn đề mà ngành bán dẫn thông thường né tránh bằng cách cắt wafer: khuyết tật, giãn nở nhiệt, cấp nguồn trên diện tích lớn, làm mát và đóng gói một processor khổng lồ.

WSE-3 Turbo cho thấy cách tiếp cận này đã đi xa khỏi một thử nghiệm phòng lab. Nhưng việc nó có trở thành một nhánh chủ đạo của hạ tầng AI hay không sẽ phụ thuộc vào những thứ ít dễ quảng cáo hơn 4 nghìn tỷ transistor: yield thực tế, chi phí mỗi token, độ tin cậy nhiều năm, khả năng sản xuất hàng loạt và độ rộng của phần mềm hỗ trợ.

Nếu Cerebras đúng, tương lai AI có thể không chỉ là hàng triệu GPU ngày càng mạnh được nối với nhau. Một phần của tương lai đó có thể là những processor lớn đến mức “con chip” và “wafer” gần như trở thành cùng một thứ.

Nguồn tham khảo

• Cerebras, “Introducing Cerebras CS-4: The Fastest AI Just Got Faster”, 18/8/2026.
• Cerebras Investor Relations, thông số CS-4 và WSE-3 Turbo, 18/8/2026.
• Reuters, “Cerebras launches new server chip and system designed to speed AI chatbots”, 19/8/2026.
• Cerebras Systems, Form S-1/A, U.S. Securities and Exchange Commission, 4/5/2026.
• Cerebras – Wafer-Scale Engine product specifications.