Chip tương lai có thể xây như nhà cao tầng: Hơn 100.000 transistor trên wafer 200 mm với kiến trúc xếp chồng 3D
Nhóm nghiên cứu Purdue đã chế tạo hơn 100.000 linh kiện transistor trên wafer silicon 200 mm bằng kiến trúc monolithic 3D ba tầng, mở hướng tăng mật độ chip mà không chỉ dựa vào thu nhỏ transistor.
Chip tương lai có thể không chỉ thu nhỏ transistor trên một mặt phẳng mà còn “xây cao” theo chiều dọc, giống cách thành phố dựng nhà cao tầng khi quỹ đất trở nên hạn chế. Một nghiên cứu mới từ Đại học Purdue cho thấy hướng đi này đang tiến gần hơn tới quy mô sản xuất thực tế: nhóm tác giả đã chế tạo hơn 100.000 linh kiện dựa trên indium oxide trên wafer silicon đường kính 200 mm, với ba tầng thiết bị được tích hợp theo kiến trúc monolithic 3D.
Nghiên cứu được công bố dưới dạng bản thảo trên arXiv ngày 10/8/2026. Điểm đáng chú ý không chỉ nằm ở số lượng linh kiện, mà ở việc các tầng transistor được tạo tuần tự ngay trên cùng một wafer bằng quy trình tương thích với phần back-end-of-line của công nghệ CMOS. Điều này cho phép các lớp logic và bộ nhớ nằm gần nhau hơn theo chiều dọc, thay vì phải đặt cạnh nhau trên mặt phẳng hoặc ghép nhiều die đã hoàn thiện bằng kỹ thuật đóng gói.
Cần làm rõ một chi tiết quan trọng: con số hơn 100.000 không có nghĩa nhóm nghiên cứu xếp chồng 100.000 transistor thành một cột duy nhất. Theo bài báo, hơn 100.000 thiết bị được chế tạo trên toàn wafer, phân bố trên 52 die, trong khi cấu trúc thử nghiệm gồm ba tầng transistor xếp chồng theo chiều dọc.
Vì sao ngành chip phải “xây cao”?
Trong nhiều thập kỷ, ngành bán dẫn tăng hiệu năng chủ yếu bằng cách thu nhỏ transistor và đưa nhiều transistor hơn vào cùng một diện tích. Nhưng khi kích thước linh kiện tiến gần giới hạn vật lý và chi phí chế tạo tăng mạnh, việc tiếp tục mở rộng theo hai chiều trở nên khó hơn.
Kiến trúc 3D đưa ra một hướng khác: nếu không thể tiếp tục tăng mật độ chỉ bằng cách “xây ngang”, các nhà thiết kế có thể tận dụng chiều dọc. Ý tưởng này tương tự một thành phố hết đất xây dựng: thay vì kéo dài khu đô thị ra xa hơn, người ta xây nhiều tầng trên cùng một diện tích nền.
Samsung cũng đang theo đuổi hướng tương tự ở cấp độ transistor. Tại VLSI Symposium 2026, hãng trình diễn 3D Stacked FET với transistor n-type và p-type đặt theo chiều dọc, gate pitch 42 nm. Samsung cho rằng việc chuyển từ bố trí cạnh nhau sang xếp chồng có thể giúp tăng số transistor trong cùng diện tích. Trước đó, các nhà nghiên cứu MIT cũng đã trình diễn cách tăng trưởng trực tiếp nhiều lớp vật liệu bán dẫn 2D ở nhiệt độ dưới 400 độ C để xây các cấu trúc logic và bộ nhớ nhiều tầng.
Purdue đã xếp ba loại transistor trên cùng wafer như thế nào?
Nhóm của Chang Niu, Linjia Long, Peide D. Ye và các cộng sự tại Purdue sử dụng indium oxide, ký hiệu InOx, làm vật liệu kênh bán dẫn. Các lớp vật liệu được tạo bằng kỹ thuật atomic layer deposition, hay ALD, vốn cho phép kiểm soát độ dày ở quy mô rất nhỏ và phù hợp với việc phủ vật liệu đồng đều trên diện tích wafer lớn.
Wafer thử nghiệm có đường kính 200 mm và chứa ba tầng chức năng:
- Tầng 1 sử dụng transistor hiệu ứng trường sắt điện, hay Fe-FET, với lớp điện môi HfZrO2 có tính sắt điện.
- Tầng 2 sử dụng transistor chế độ tăng cường, hay enhancement-mode FET.
- Tầng 3 sử dụng transistor chế độ suy giảm, hay depletion-mode FET.
Các tầng được chế tạo tuần tự, thay vì làm riêng trên nhiều wafer rồi căn chỉnh và liên kết với nhau. Ảnh hiển vi điện tử và bản đồ thành phần vật liệu trong nghiên cứu xác nhận ba lớp kênh InOx nằm chồng lên nhau cùng các lớp điện môi và cách điện xen kẽ.
Điểm khó nhất là không “nướng chín” tầng transistor phía dưới
Monolithic 3D có một bài toán kỹ thuật quan trọng: khi chế tạo tầng mới ở phía trên, nhiệt và hóa chất của quy trình không được làm hỏng những transistor đã hoàn thiện phía dưới. Đây là lý do nhiệt độ xử lý trở thành yếu tố quyết định.
Nhóm Purdue cho biết toàn bộ quy trình nhiều tầng của họ tương thích với back-end-of-line và có mức ngân sách nhiệt tối đa 400 độ C. Sau khi hoàn thiện tầng trên, các transistor ở tầng dưới vẫn duy trì hoạt động, cho thấy nền tảng InOx có khả năng chịu được chuỗi xử lý tuần tự cần thiết cho tích hợp 3D.
Ở một số thiết bị được ủ trong oxy ở 300 độ C, độ linh động trường trung bình của electron đạt tới 91,6 cm2/V·s. Nghiên cứu cũng ghi nhận độ lệch chuẩn điện áp ngưỡng thấp tới 0,04 V ở cấu hình kênh mỏng, một chỉ dấu quan trọng về tính đồng đều của transistor trên wafer.
Không chỉ xếp transistor, các tầng đã có thể làm việc cùng nhau
Một kiến trúc 3D chỉ thực sự có ý nghĩa nếu các tầng có thể kết nối thành mạch chức năng. Nhóm nghiên cứu đã trình diễn nhiều mạch xuyên tầng, trong đó có inverter, bộ nhớ sắt điện đa mức và tế bào eDRAM 2T0C.
Các inverter kết hợp transistor ở tầng 2 và tầng 3 đạt độ lợi điện áp 23 V/V ở điện áp cấp 3 V. Nhóm đo 52 inverter trên wafer và ghi nhận mức biến thiên thấp. Với eDRAM 2T0C, cửa sổ dòng đọc giữa hai trạng thái đạt tỷ lệ bật/tắt lớn hơn tám bậc độ lớn trong cấu hình thử nghiệm.
Những kết quả này cho thấy lợi thế của 3D không chỉ là nhồi thêm transistor. Logic và bộ nhớ có thể được bố trí theo chiều dọc với khoảng cách kết nối ngắn hơn, mở ra khả năng giảm phần diện tích dành cho dây nối và đưa dữ liệu tới đơn vị tính toán nhanh hơn.
Thiết kế tăng tốc AI bốn tầng cho thấy lợi ích tiềm năng
Để đánh giá tiềm năng ở cấp hệ thống, nhóm Purdue xây dựng một process design kit tùy biến dựa trên các transistor InOx đã đo và thiết kế một bộ tăng tốc computing-in-memory 3D gồm bốn tầng cho tải công việc mô hình ngôn ngữ lớn.
Kiến trúc này bố trí bộ nhớ không mất dữ liệu, logic, eDRAM và khối tính toán theo nhiều tầng, kết nối bằng các đường liên tầng. Trong đánh giá thiết kế, cấu trúc 3D đạt mức tăng tốc khoảng 1,4 đến 2,9 lần so với baseline 2D tùy mô hình, đồng thời có cải thiện tương ứng về tích số năng lượng–độ trễ.
Tuy nhiên, đây cần được hiểu là kết quả đánh giá ở cấp thiết kế dựa trên PDK và dữ liệu thiết bị, không phải bằng chứng rằng một bộ tăng tốc AI bốn tầng hoàn chỉnh đã được sản xuất hàng loạt và chạy mô hình LLM thực tế. Chính các tác giả cũng cho rằng cần những bản trình diễn phần cứng lớn hơn để xác nhận các dự báo về hiệu năng và năng lượng.
Hơn 100.000 thiết bị trên wafer 200 mm quan trọng ở điểm nào?
Nhiều nghiên cứu bán dẫn mới có thể tạo ra một transistor hoặc một mạch nhỏ với thông số rất tốt nhưng chưa chứng minh được khả năng mở rộng. Sản xuất chip thực tế lại yêu cầu hàng chục nghìn đến hàng tỷ thiết bị có đặc tính đủ đồng đều trên diện tích wafer lớn.
Trong nghiên cứu này, hơn 100.000 thiết bị được chế tạo trên 52 die của wafer 200 mm. Quy mô đó chưa tương đương một dây chuyền sản xuất chip thương mại, nhưng nó vượt xa một bản trình diễn đơn lẻ trên mẫu nhỏ và cho phép nhóm tác giả đánh giá thống kê độ đồng đều của quy trình.
Wafer 200 mm cũng là kích thước đã được sử dụng rộng rãi trong nhiều dây chuyền bán dẫn. Việc trình diễn quy trình monolithic 3D ở quy mô này giúp thu hẹp khoảng cách giữa thí nghiệm vật liệu và những yêu cầu của sản xuất công nghiệp.
Điều gì còn ngăn chip “cao tầng” trở thành sản phẩm thương mại?
Việc xếp thêm tầng transistor tạo ra một loạt vấn đề mới. Khi các thiết bị nằm sát nhau theo chiều dọc, nhiệt phát sinh ở tầng bên trong khó thoát ra hơn. Các kết nối dày đặc cũng làm tăng điện dung ký sinh và khả năng tương tác không mong muốn giữa các tầng.
Nhóm Purdue thừa nhận layout hiện tại chưa được tối ưu để giảm điện dung và ghép ký sinh. Họ cũng nhấn mạnh nhu cầu kiểm soát vận chuyển nhiệt trong cấu trúc 3D và cần các bản trình diễn phần cứng lớn hơn trước khi có thể khẳng định lợi ích ở quy mô hệ thống.
Yield cũng là thách thức. Nếu một tầng có lỗi, toàn bộ cấu trúc nhiều tầng có thể bị ảnh hưởng. Khi số tầng tăng, quy trình sản xuất, kiểm thử và sửa lỗi trở nên phức tạp hơn. Ngoài ra, thiết kế 3D cần các công cụ EDA và thư viện cell có khả năng xử lý cả vị trí thiết bị, đường nối và nhiệt theo ba chiều.
Cuộc đua transistor đang chuyển từ “nhỏ hơn” sang “dày hơn”
Kết quả của Purdue không diễn ra riêng lẻ. Samsung đang phát triển 3D Stacked FET cho logic thế hệ mới. MIT đã trình diễn tăng trưởng trực tiếp nhiều lớp bán dẫn 2D ở nhiệt độ đủ thấp để bảo vệ mạch phía dưới. Các hãng chip nhớ từ lâu cũng đã tăng số lớp NAND theo chiều dọc để nâng mật độ lưu trữ.
Điểm chung là ngành bán dẫn đang dần tận dụng chiều thứ ba như một phần của lộ trình mở rộng. Thu nhỏ transistor vẫn tiếp tục, nhưng nó không còn là công cụ duy nhất. Xếp chồng transistor, logic, bộ nhớ và các chức năng khác có thể trở thành cách bổ sung để tăng mật độ và giảm khoảng cách truyền dữ liệu.
Chip tương lai có thể giống một tòa nhà hơn là một khu nhà thấp tầng
Nghiên cứu của Purdue cho thấy hình ảnh “chip như nhà cao tầng” không còn chỉ là phép ẩn dụ. Ba tầng transistor InOx đã được chế tạo tuần tự trên wafer 200 mm, hơn 100.000 thiết bị đã được tạo trên toàn wafer và các mạch xuyên tầng đã hoạt động.
Dù vậy, con đường từ phòng thí nghiệm tới chip thương mại vẫn còn dài. Quản lý nhiệt, điện dung ký sinh, yield, thiết kế 3D và kiểm thử ở quy mô lớn đều là những bài toán chưa được giải quyết hoàn toàn. Bản thảo hiện tại cũng mới được công bố trên arXiv, vì vậy các kết quả cần tiếp tục được đánh giá và xác nhận bởi cộng đồng nghiên cứu.
Nếu những thách thức này được xử lý, thế hệ chip sau có thể tăng năng lực không chỉ bằng cách làm transistor nhỏ hơn, mà bằng cách đặt nhiều lớp logic và bộ nhớ trực tiếp lên nhau. Khi đó, thay vì một “thành phố transistor” trải rộng trên mặt silicon, con chip có thể phát triển thành một “đô thị cao tầng” thực sự.
