Copper dẫn điện rất tốt — cho tới khi dây quá nhỏ: CoSi lại giảm điện trở suất khi mỏng xuống 20 nm

Copper là một trong những vật liệu dẫn điện tốt nhất mà ngành bán dẫn có thể sản xuất ở quy mô lớn. Nhưng lợi thế đó bắt đầu suy yếu đúng lúc chip cần dây dẫn nhỏ nhất.

Khi interconnect bằng copper bị thu xuống kích thước nano, electron ngày càng thường xuyên va vào bề mặt và biên hạt thay vì di chuyển như trong khối vật liệu lớn. Điện trở suất vì thế tăng mạnh. Đây là một trong những lý do việc tiếp tục thu nhỏ dây nối giữa transistor trở thành nút thắt của chip hiện đại, ngay cả khi transistor vẫn tiếp tục nhỏ đi.

Một nhóm do Jiewei Chen, Jianmin Yan và Yang Chai cùng các cộng tác viên dẫn dắt vừa báo cáo một vật liệu có xu hướng gần như ngược lại. Trong bài công bố trên Nature Materials ngày 8/9/2026, các nanoflake cobalt monosilicide (CoSi) đơn tinh thể có điện trở suất giảm từ khoảng 7,0 μΩ·cm ở độ dày 1 µm xuống 0,72 μΩ·cm khi chỉ còn khoảng 20 nm.

Ở độ dày 20 nm, điện trở suất CoSi được nhóm báo cáo chỉ bằng khoảng một phần mười copper ở cùng độ dày. Các tác giả quy xu hướng bất thường này cho một đường dẫn điện có độ dẫn rất cao ở bề mặt, ngày càng chiếm tỷ trọng lớn khi vật liệu mỏng đi.

Điểm quan trọng là đây là điện trở suất, không phải tuyên bố rằng cứ làm một dây CoSi nhỏ hơn thì tổng điện trở của dây sẽ luôn giảm. Khi tiết diện dây bị thu nhỏ, hình học vẫn làm điện trở tăng. Kết quả mới nói rằng bản thân vật liệu bị phạt ít hơn — và trong phạm vi thí nghiệm, thậm chí có điện trở suất tốt hơn — khi độ dày giảm.

Vì sao copper bắt đầu “khó thở” ở kích thước nano?

Trong một miếng copper lớn, electron có thể di chuyển một quãng tương đối dài trước khi bị tán xạ. Mean free path của electron trong copper ở nhiệt độ phòng vào khoảng vài chục nanomet. Khi dây dẫn còn lớn hơn nhiều so với thang này, bề mặt không chi phối mạnh quá trình vận chuyển điện tích.

Nhưng một interconnect chỉ rộng hoặc dày vài chục nanomet thì khác. Electron bắt đầu gặp thành dây thường xuyên. Grain boundary trong copper đa tinh thể tạo thêm các vị trí tán xạ, còn lớp barrier và liner cần để ngăn copper khuếch tán vào dielectric lại chiếm một phần ngày càng lớn của tiết diện dây.

Kết quả là copper không giữ được điện trở suất bulk 1,68 μΩ·cm khi bị thu nhỏ. Các review về interconnect thế hệ mới cho thấy size effect trở nên đặc biệt nghiêm trọng dưới khoảng 10 nm, nơi surface scattering và grain-boundary scattering có thể làm resistivity tăng nhanh.

Đây là lý do ngành đang thử ruthenium, cobalt, nhiều intermetallic và cả topological semimetal. Mục tiêu không nhất thiết là tìm một vật liệu dẫn điện tốt hơn copper ở dạng khối. Điều cần hơn là một vật liệu scale tốt hơn copper khi bị ép thành dây cực nhỏ.

CoSi biến bề mặt từ điểm yếu thành đường dẫn

CoSi là một chiral semimetal có cấu trúc điện tử khác kim loại thông thường. Các nghiên cứu trước đây đã chỉ ra vật liệu này có những trạng thái bề mặt liên quan tới band topology và các Fermi arc dài. Về mặt interconnect, điều hấp dẫn là các trạng thái bề mặt có thể tạo thêm kênh vận chuyển điện tích thay vì chỉ trở thành nơi làm electron tán xạ.

Điều này tạo ra một hiệu ứng tỷ lệ rất khác.

Trong copper, giảm độ dày làm tỷ lệ bề mặt/thể tích tăng và thường khiến tác động của surface scattering xấu hơn. Trong CoSi, nếu bề mặt là một đường dẫn tốt, tăng tỷ lệ bề mặt/thể tích có thể khiến phần dòng điện đi qua kênh này ngày càng quan trọng.

Nhóm nghiên cứu mới đo các nanoflake CoSi đơn tinh thể ở nhiều độ dày. Khi mẫu giảm từ khoảng 1 µm xuống 20 nm, điện trở suất ở nhiệt độ phòng đi theo hướng giảm mạnh: từ 7,0 xuống 0,72 μΩ·cm. Nature Materials mô tả trực tiếp hiện tượng này là resistivity giảm khi nanoflake mỏng đi — trái với xu hướng quen thuộc của copper interconnect.

Kết quả cũng nối tiếp một chuỗi nghiên cứu trước. Năm 2023, mô phỏng về CoSi đã dự đoán surface states có thể khiến resistivity scaling đảo chiều so với kim loại thường. Năm 2024, một nhóm khác quan sát resistivity giảm khi các film CoSi vô định hình được thu mỏng xuống vài nanomet, dù giá trị tuyệt đối khi đó vẫn quá cao để cạnh tranh với copper. Công trình năm 2026 đáng chú ý vì CoSi đơn tinh thể vừa giữ được scaling thuận lợi vừa đạt điện trở suất tuyệt đối rất thấp.

0,72 μΩ·cm không phải chỉ là một con số vật liệu đẹp

Một vật liệu interconnect có điện trở suất thấp nhưng không chịu được current density cao sẽ khó hữu ích. Dòng điện lớn trong dây nano có thể làm nguyên tử dịch chuyển dần — electromigration — cuối cùng tạo void hoặc đứt dây.

Nhóm CoSi vì thế kiểm tra thêm reliability. Paper báo cáo cohesive energy của CoSi khoảng 5,4 eV và migration barrier khoảng 3,7 eV. Các interconnect CoSi chịu được current density tới 10⁸ A/cm² và nhiệt độ tới 450 °C trong các phép thử được công bố.

Đây là điểm có ý nghĩa với back-end-of-line, nơi vật liệu không chỉ phải dẫn tốt mà còn phải ổn định qua quá trình chế tạo và vận hành lâu dài. Tuy nhiên, các con số reliability trong paper vẫn là kết quả của test structure và điều kiện thí nghiệm; chúng chưa tương đương với qualification hàng loạt của một process node thương mại.

Nhóm còn cho CoSi chạy tín hiệu tới 40 GHz

Để đi xa hơn phép đo DC, nhóm kiểm tra interconnect CoSi ở radio frequency và cho thấy thiết bị hoạt động tới 40 GHz. Điều này quan trọng vì dây nối trong chip thực tế phải mang tín hiệu chuyển đổi nhanh, nơi parasitic resistance và capacitance ảnh hưởng trực tiếp tới delay.

Thử nghiệm gần ứng dụng hơn nữa là một ring oscillator silicon ở node 16 nm. Nhóm tích hợp một CoSi interconnect vào mạch và báo cáo oscillator hoạt động ở cùng tần số với phiên bản dùng metal interconnect đối chứng.

Ring oscillator là một test vehicle quen thuộc để đánh giá delay trong công nghệ bán dẫn. Việc CoSi có thể được đưa vào một mạch silicon đang hoạt động vì thế có giá trị hơn việc chỉ đo sheet resistance của một miếng vật liệu riêng lẻ.

Nhưng điều này vẫn chưa phải một chip 16 nm với toàn bộ hệ thống dây bằng CoSi. Paper chứng minh khả năng tích hợp ở cấp test circuit, không phải thay thế copper trên toàn bộ back-end stack.

“Càng mỏng càng dẫn tốt” cần hiểu đúng

Headline về CoSi dễ tạo một nghịch lý nghe gần như vi phạm trực giác: ít vật liệu hơn mà lại dẫn điện tốt hơn. Thực tế có hai đại lượng khác nhau.

Điện trở suất là tính chất vật liệu, chuẩn hóa ảnh hưởng của chiều dài và tiết diện. Đây là đại lượng giảm khi CoSi được làm mỏng trong nghiên cứu.

Điện trở của một dây thật còn phụ thuộc chiều dài và diện tích tiết diện. Với cùng vật liệu và cùng chiều dài, giảm tiết diện vẫn có xu hướng làm tổng điện trở tăng. Vì vậy CoSi không tạo ra một dây “càng nhỏ càng có resistance thấp vô hạn”.

Điều hấp dẫn hơn là hệ số phạt do scaling. Copper vừa mất tiết diện vừa chịu resistivity tăng mạnh. CoSi cũng mất tiết diện, nhưng resistivity lại đi theo hướng có lợi trong vùng độ dày nhóm đã đo. Nếu xu hướng này giữ được trong các line geometry thực tế, CoSi có thể đạt line resistance thấp hơn copper ở kích thước mà chip tương lai quan tâm.

Vấn đề khó tiếp theo là sản xuất, không còn chỉ là vật lý

Paper mới sử dụng CoSi đơn tinh thể chất lượng cao. Đó là điều tốt để chứng minh cơ chế vận chuyển nội tại, nhưng cũng là thách thức lớn với manufacturing.

Các interconnect thương mại phải được tạo trên wafer với hàng tỷ đoạn dây, qua nhiều lớp metallization, kích thước line và via rất nhỏ, sidewall không hoàn hảo và thermal budget nghiêm ngặt. Vật liệu cần được lắng đọng hoặc hình thành đồng đều trong những trench có aspect ratio cao rồi pattern với line-edge roughness đủ thấp.

Single-crystalline nanoflake trong phòng lab không tự động cho biết ngành có thể tạo hàng kilomet dây CoSi tương đương trên một wafer 300 mm.

Hình học cũng quan trọng. Nghiên cứu chính báo cáo xu hướng thickness từ 1 µm xuống khoảng 20 nm. Interconnect ở các node tiên tiến có thể yêu cầu những chiều tới hạn nhỏ hơn đáng kể. Việc surface conduction có tiếp tục giữ lợi thế khi CoSi bị pattern thành wire rất hẹp, có nhiều interface và góc cạnh hay không vẫn phải được đo trực tiếp.

Ngoài ra còn các câu hỏi về contact resistance, adhesion với dielectric, etch chemistry, defect density, variation giữa wafer và khả năng tương thích với quy trình BEOL. Một vật liệu thắng copper về intrinsic resistivity có thể vẫn thua ở cấp chip nếu việc tích hợp đòi thêm barrier dày hoặc tạo contact xấu.

Điều đáng chú ý là copper có thể bị đánh bại bằng một cơ chế hoàn toàn khác

Trong nhiều thập niên, chiến lược cải thiện dây dẫn chủ yếu là tìm kim loại bulk có điện trở suất thấp và cố giữ chúng càng giống vật liệu khối càng tốt khi thu nhỏ. Topological semimetal gợi ra một cách tiếp cận khác: tận dụng chính bề mặt — phần từng bị coi là nguyên nhân gây tổn hao — như một kênh dẫn điện.

CoSi chưa phải “copper replacement” sẵn sàng cho foundry. Nhưng paper mới làm được ba việc mà một ứng viên interconnect cần chứng minh: resistivity scaling đi đúng hướng, current handling đủ mạnh để đáng xem xét, và tín hiệu có thể chạy trong một test circuit silicon thay vì chỉ trên một mẫu vật liệu biệt lập.

Bước tiếp theo không còn là hỏi CoSi có một hiệu ứng vật lý thú vị hay không. Câu hỏi khó hơn là liệu hiệu ứng đó có sống sót khi vật liệu được chuyển từ nanoflake đơn tinh thể sang hàng tỷ đường interconnect cực hẹp trong một quy trình CMOS thực tế.

Nếu câu trả lời là có, lợi thế của CoSi sẽ không nằm ở việc đánh bại copper khi cả hai còn “to”. Nó nằm đúng ở nơi copper yếu nhất: khi dây dẫn không còn đủ lớn để cư xử như một miếng kim loại bulk nữa.

Nguồn: Nature Materials — Single-crystalline CoSi semimetals with high conductivity and reliability; PubMed; Scientific Reports — Unconventional magnetoresistance and resistivity scaling in amorphous CoSi thin films; Journal of Materials Chemistry C — Recent progress in alternative metals for advanced interconnects.