Khi transistor không thể nhỏ hơn nữa: Chip tương lai sẽ được xây theo chiều cao?

Suốt nhiều thập kỷ, cách đơn giản nhất để làm chip mạnh hơn là làm transistor nhỏ hơn.

Khi kích thước giảm, nhà sản xuất có thể đặt nhiều transistor hơn trên cùng một diện tích silicon, rút ngắn một số đường truyền tín hiệu và tạo ra những bộ xử lý nhanh hơn, tiết kiệm điện hơn. Công thức đó trở thành nền tảng cho tiến trình thu nhỏ bán dẫn và thường được gắn với định luật Moore.

Nhưng khi các cấu trúc trên chip tiến vào thang nanomet và ngày càng gần kích thước nguyên tử, câu hỏi bắt đầu thay đổi. Nếu không thể tiếp tục mở rộng chủ yếu bằng cách trải nhiều transistor hơn trên một mặt phẳng, liệu ngành bán dẫn sẽ bắt đầu xây chip theo chiều cao?

Câu trả lời ngắn là: điều đó đã bắt đầu xảy ra.

Tuy nhiên, “chip 3D” không phải một công nghệ duy nhất. Ngành bán dẫn đang bổ sung chiều thứ ba ở nhiều cấp độ khác nhau: xếp nhiều kênh dẫn bên trong một transistor, đặt transistor loại n và p chồng lên nhau, chuyển mạng cấp nguồn xuống mặt sau wafer, chồng nhiều die thành một khối và thậm chí nghiên cứu chế tạo nhiều tầng logic ngay trên cùng một wafer.

Tương lai vì thế không đơn giản là “ngừng thu nhỏ và bắt đầu xếp tầng”. Nó nhiều khả năng là sự kết hợp giữa tiếp tục thu nhỏ trong mặt phẳng và mở rộng theo chiều dọc.

Trước hết: transistor chưa thực sự “hết đường để nhỏ hơn”

Tiêu đề “transistor không thể nhỏ hơn nữa” mô tả đúng áp lực dài hạn của ngành, nhưng chưa phản ánh chính xác trạng thái công nghệ năm 2026.

TSMC cho biết quy trình N2 sử dụng transistor nanosheet thế hệ đầu đã bắt đầu sản xuất hàng loạt trong quý IV/2025. Công ty còn lên kế hoạch cho A14 với nanosheet thế hệ thứ hai vào năm 2028, và tháng 4/2026 tiếp tục công bố A13 — một bước thu nhỏ trực tiếp từ A14, dự kiến sản xuất năm 2029.

Nói cách khác, dimensional scaling vẫn chưa kết thúc. Các hãng vẫn tìm cách giảm diện tích cell, cải thiện mật độ và thu nhỏ những phần quan trọng của transistor.

Điều đã thay đổi là cái giá phải trả cho mỗi bước thu nhỏ. Không chỉ transistor trở nên khó chế tạo hơn; dây dẫn, điện trở tiếp xúc, phân phối nguồn điện, rò rỉ, biến thiên quá trình và nhiệt cũng ngày càng trở thành giới hạn ngang hàng với kích thước transistor.

Vì vậy, ngành không còn có thể dựa vào một nút “shrink” duy nhất. Mỗi thế hệ mới cần kết hợp nhiều thủ thuật kiến trúc hơn.

Bước đầu tiên lên chiều cao: transistor GAA đã xếp kênh theo chiều dọc

Một trong những thay đổi quan trọng nhất đã xuất hiện ngay bên trong transistor.

Ở thời kỳ FinFET, kênh dẫn có dạng một “vây” silicon nhô lên khỏi bề mặt wafer, với cổng transistor bao quanh ba phía. Kiến trúc này giúp cổng kiểm soát dòng điện tốt hơn transistor planar trước đó.

Nhưng khi transistor tiếp tục nhỏ, ngành chuyển sang gate-all-around, hay GAA. Thay vì một vây duy nhất, transistor có thể chứa nhiều nanosheet hoặc nanoribbon nằm chồng lên nhau. Cổng điện bao quanh từng kênh ở cả bốn phía.

Intel gọi phiên bản của mình là RibbonFET. Intel 18A kết hợp RibbonFET với công nghệ cấp nguồn mặt sau PowerVia và, theo Intel, quy trình này đã bước vào sản xuất trong năm 2025. TSMC N2 cũng dùng nanosheet GAA và đã bước vào sản xuất hàng loạt cuối năm 2025.

Đây đã là một dạng “xây theo chiều cao”: thay vì chỉ mở rộng kênh transistor trong mặt phẳng, nhiều kênh dẫn được xếp thành tầng ở cùng một vị trí.

Nhưng GAA vẫn chỉ là bước đầu.

CFET: đặt transistor nMOS lên trên pMOS

Một cell logic CMOS thông thường cần cả transistor nMOS và pMOS. Trong các kiến trúc truyền thống, hai nhóm transistor này nằm cạnh nhau trên bề mặt silicon.

Điều đó có nghĩa dù từng transistor có thể tiếp tục được thu nhỏ, cell vẫn cần một khoảng không gian theo chiều ngang để chứa cả hai.

Complementary FET, hay CFET, thay đổi bố cục bằng cách đặt nMOS và pMOS chồng lên nhau.

Imec, một trong những trung tâm nghiên cứu bán dẫn lớn nhất thế giới, xem CFET là kiến trúc kế tiếp sau GAA nanosheet trong lộ trình logic. Trung tâm này đã trình diễn các thiết bị CFET chức năng và đang nghiên cứu việc đưa kiến trúc vào những thế hệ mà imec gọi là A7 và nhỏ hơn.

Lợi ích hình học khá trực tiếp. Nếu trước đây nMOS và pMOS phải đứng cạnh nhau, việc xếp một transistor lên trên transistor còn lại có thể giảm chiều cao của standard cell theo mặt phẳng wafer. Nói cách khác, chip có thể tăng mật độ mà không cần ép cả hai transistor nhỏ lại theo cùng một hướng.

Đây có thể là một trong những bước chuyển quan trọng nhất từ “scaling 2D” sang “scaling 3D” ở cấp transistor.

Nhưng xếp transistor lên nhau tạo ra một vấn đề mới: nhiệt

Trong một tòa nhà, tầng trên vẫn có thể mở cửa sổ hoặc lắp điều hòa. Với transistor, câu chuyện khó hơn nhiều.

Mỗi transistor chuyển mạch đều sinh nhiệt. Khi nhiều thiết bị được đặt gần nhau theo cả chiều ngang lẫn chiều dọc, mật độ công suất có thể tăng và đường thoát nhiệt của tầng nằm sâu bên trong trở nên phức tạp hơn.

Imec đã chỉ ra vấn đề thermal reliability là một trong những yếu tố cần xử lý khi mở rộng monolithic CFET. Một trong các hướng nghiên cứu là sử dụng vật liệu cách điện có khả năng dẫn nhiệt cao hơn trong cấu trúc để giúp nhiệt thoát ra ngoài.

Đây là nghịch lý của chip 3D: việc xếp tầng giúp giải quyết bài toán diện tích, nhưng đồng thời có thể khiến bài toán nhiệt khó hơn.

Vì thế, “xây cao hơn” không thể chỉ là một quyết định hình học. Kiến trúc transistor, cấp nguồn, dây dẫn, vật liệu và tản nhiệt phải được thiết kế cùng nhau.

Backside power: dùng cả mặt sau của wafer

Một cách khác để khai thác chiều thứ ba không phải xếp thêm transistor, mà là di chuyển một phần hệ thống dây điện sang phía còn lại của silicon.

Trong chip truyền thống, cả dây tín hiệu lẫn mạng phân phối nguồn điện đều được xây ở phía trên transistor. Hai hệ thống cùng cạnh tranh không gian trong nhiều lớp kim loại.

Backside power delivery chuyển phần lớn đường cấp nguồn xuống mặt sau wafer. Phía trên transistor nhờ đó có thêm không gian dành cho tín hiệu, trong khi đường điện tới transistor có thể ngắn và trực tiếp hơn.

Intel đã thương mại hóa cách tiếp cận này dưới tên PowerVia trong Intel 18A. Công ty cho biết 18A đã bước vào sản xuất năm 2025.

TSMC đang đi theo hướng tương tự với Super Power Rail trong A16. Theo kế hoạch được TSMC công bố, A16 dự kiến bước vào sản xuất hàng loạt trong nửa cuối năm 2026. TSMC cho biết kiến trúc này chuyển đường cấp nguồn sang mặt sau để giải phóng tài nguyên routing ở mặt trước, giảm sụt áp và cải thiện mật độ logic.

Backside power cho thấy một ý tưởng quan trọng của chip tương lai: nếu mặt trước đã quá chật, hãy sử dụng mặt sau.

Ở cấp lớn hơn, ngành đã chồng cả chip lên nhau

Trong khi CFET vẫn đang tiến tới sản xuất hàng loạt, việc xếp các die silicon đã trở thành công nghệ thương mại.

TSMC gọi hệ sinh thái tích hợp này là 3DFabric. Trong đó, SoIC là nền tảng 3D IC cho phép liên kết các die với mật độ kết nối rất cao bằng kỹ thuật bonding ở cấp wafer.

TSMC cho biết công nghệ SoIC xếp chip 3 nm đã bước vào sản xuất hàng loạt trong năm 2025.

Ở cấp độ này, “chiều cao” không còn nằm bên trong một transistor mà giữa những khối silicon hoàn chỉnh. Một die có thể chứa logic, die khác có thể đảm nhiệm cache, I/O hoặc chức năng chuyên dụng. Các die được liên kết bằng những kết nối dày đặc hơn nhiều so với việc đặt hai chip rời nhau trên bo mạch.

Đây là khác biệt quan trọng giữa 3D packaging và 3D transistor. Cả hai đều sử dụng chiều dọc, nhưng ở các thang kích thước khác nhau.

Một hệ thống tương lai có thể đồng thời dùng CFET trong từng die, backside power ở mỗi wafer và sau đó lại xếp nhiều die bằng hybrid bonding. Khi đó, “chip 3D” thực chất là nhiều lớp 3D lồng vào nhau.

Monolithic 3D: tham vọng xây nhiều tầng logic trên cùng một wafer

Cấp độ tham vọng hơn nữa là monolithic 3D integration.

Thay vì chế tạo hai die riêng rồi ghép chúng lại, monolithic 3D cố gắng tạo nhiều tầng transistor tuần tự trên cùng một wafer. Các lớp logic có thể được nối với nhau bằng những interconnect cực ngắn.

Nếu thực hiện được ở quy mô sản xuất, cách này có thể giảm đáng kể khoảng cách giữa các tầng logic và tạo ra mật độ kết nối mà kỹ thuật packaging thông thường khó đạt được.

Nhưng đây cũng là một trong những hướng khó nhất về chế tạo.

Sau khi tầng transistor phía dưới đã hoàn thành, quá trình xây tầng phía trên không được nung wafer ở nhiệt độ đủ cao để phá hỏng transistor, kim loại hoặc tiếp xúc đã có bên dưới. Yêu cầu này tạo ra bài toán thermal budget rất nghiêm ngặt.

Đó là lý do nhiều nghiên cứu monolithic 3D tập trung vào vật liệu mới có thể được xử lý ở nhiệt độ thấp.

Vật liệu 2D có thể là “gạch xây” cho các tầng trên

Các vật liệu bán dẫn hai chiều như MoS₂, WS₂ và một số hợp chất lớp mỏng khác thu hút sự chú ý vì kênh dẫn có thể chỉ dày vài lớp nguyên tử.

Độ mỏng này giúp cổng transistor kiểm soát kênh tốt khi kích thước tiếp tục giảm. Quan trọng hơn với 3D integration, một số quy trình có thể được phát triển ở nhiệt độ thấp hơn silicon truyền thống.

Năm 2025, một nghiên cứu trên Nature Materials đã báo cáo cấu trúc gate-all-around từ vật liệu 2D được tích hợp monolithic 3D ở quy mô wafer bằng quy trình nhiệt độ thấp. Một nghiên cứu khác trên Nature Communications cùng năm trình diễn SRAM sử dụng tích hợp monolithic 3D của transistor vật liệu 2D.

Những kết quả này cho thấy hướng đi có cơ sở kỹ thuật, nhưng không đồng nghĩa vật liệu 2D đã sẵn sàng thay silicon trong nhà máy. Độ đồng đều ở wafer lớn, điện trở tiếp xúc, khuyết tật, độ tin cậy và khả năng tích hợp với quy trình CMOS hiện tại vẫn là những vấn đề lớn.

Ngay imec cũng mô tả vật liệu 2D là một lựa chọn đầy hứa hẹn cho các CFET tương lai, đồng thời nhấn mạnh rằng vẫn cần những bước phát triển đáng kể trước khi có thể ứng dụng công nghiệp.

“Nhỏ hơn” không còn chỉ có một nghĩa

Trong thời kỳ trước, nói một chip “nhỏ hơn” thường gợi ý rằng các đặc trưng hình học chính của transistor đã được thu nhỏ.

Ngày nay, cách đo đó ngày càng thiếu đầy đủ.

Một kiến trúc có thể tăng mật độ bằng nhiều cách:

• xếp nhiều nanosheet trong một transistor;
• đặt nMOS và pMOS chồng lên nhau bằng CFET;
• chuyển mạng cấp nguồn sang mặt sau wafer;
• giảm kích thước standard cell bằng đồng tối ưu thiết kế và công nghệ;
• ghép nhiều chiplet bằng interposer hoặc hybrid bonding;
• xếp nhiều die logic, cache và bộ nhớ thành hệ thống 3D;
• trong tương lai xa hơn, xây nhiều tầng transistor trực tiếp trên cùng wafer.

Do đó, số nanomet trong tên node ngày càng ít phản ánh một kích thước vật lý duy nhất. Cuộc đua bán dẫn đã chuyển từ bài toán “transistor nhỏ bao nhiêu?” sang bài toán rộng hơn: có thể đặt bao nhiêu chức năng tính toán trong một thể tích, với mức điện năng và nhiệt chấp nhận được?

Bộ nhớ đã cho thấy xếp tầng có thể thay đổi cả ngành

Logic không phải lĩnh vực đầu tiên sử dụng chiều cao để thoát khỏi giới hạn mặt phẳng.

Trong NAND flash, ngành bộ nhớ đã chuyển sang 3D NAND từ nhiều năm trước: các cell nhớ được xếp thành hàng chục rồi hàng trăm lớp theo chiều dọc. Thay vì cố tiếp tục thu nhỏ cell flash 2D tới mức mất khả năng lưu điện tích ổn định, nhà sản xuất tăng mật độ bằng cách thêm tầng.

HBM cũng sử dụng nhiều die DRAM xếp chồng để đặt lượng bộ nhớ lớn sát bộ xử lý AI và tạo băng thông rất cao.

Logic khó xếp hơn bộ nhớ vì transistor xử lý có nhiều loại mạch, nhiều đường tín hiệu và mật độ công suất cao hơn. Nhưng bài học từ bộ nhớ rất rõ: khi một mặt phẳng trở nên quá giới hạn, chiều dọc có thể mở ra một trục scaling mới.

Giới hạn lớn nhất của chip 3D có thể không phải là transistor mà là nhiệt

Nếu có thể xếp vô hạn transistor lên nhau, vấn đề mật độ sẽ gần như được giải quyết. Thực tế vật lý không cho phép điều đó.

Mỗi tầng mới tạo thêm nguồn nhiệt nhưng cũng làm tăng khoảng cách từ một số transistor tới bề mặt tản nhiệt. Các hotspot nằm sâu trong stack khó làm mát hơn thiết bị ở bề mặt.

Đồng thời, dây dẫn ở kích thước rất nhỏ có điện trở tăng, việc đưa hàng trăm ampere vào những bộ xử lý AI cao cấp trở nên khó hơn và giới hạn nhiệt có thể buộc chip phải giảm xung trước khi transistor đạt giới hạn tốc độ lý thuyết.

Vì vậy, tương lai 3D sẽ cần những công nghệ phụ trợ không kém quan trọng: cấp nguồn mặt sau, vật liệu dẫn nhiệt mới, microfluidic cooling, bonding có điện trở thấp và kiến trúc hệ thống phân phối workload sao cho nhiệt không tập trung vào một vùng.

Có thể nói ngành bán dẫn đang chuyển từ Moore's Law theo diện tích sang một bài toán tối ưu theo thể tích và năng lượng.

Vậy chip tương lai có thực sự được “xây theo chiều cao”?

Có — nhưng không phải theo cách thay thế hoàn toàn việc thu nhỏ transistor.

Trong vài thế hệ tới, transistor silicon vẫn sẽ tiếp tục được cải thiện và thu nhỏ. TSMC, Intel và các hãng khác vẫn đang phát triển những node mới với GAA, vật liệu và kỹ thuật patterning ngày càng phức tạp.

Song song với đó, ngành sẽ dùng chiều thứ ba ở ngày càng nhiều cấp độ.

Ở cấp transistor, nanosheet đã xếp các kênh dẫn theo chiều dọc; CFET sẽ đặt nMOS và pMOS lên nhau. Ở cấp interconnect, backside power tận dụng mặt sau wafer. Ở cấp hệ thống, SoIC và các công nghệ 3D packaging đang xếp cả die. Xa hơn nữa, monolithic 3D có thể đưa nhiều tầng logic lên cùng một wafer.

Do đó, khoảnh khắc “transistor không thể nhỏ hơn nữa” có lẽ sẽ không xuất hiện như một bức tường đột ngột. Thay vào đó, mỗi bước thu nhỏ sẽ cho ít lợi ích hơn và đòi hỏi nhiều kỹ thuật bổ sung hơn.

Khi mặt phẳng trở nên đắt đỏ, ngành bán dẫn sẽ không ngừng xây dựng.

Nó sẽ xây lên trên.

Nguồn tham khảo

• imec: Scaling monolithic CFET across multiple logic technology nodes, 26/2/2026.
• imec: 2D-material based devices in the logic scaling roadmap.
• Intel Foundry: Process milestones and future innovation, 16/6/2026.
• TSMC: A16 Technology and Super Power Rail.
• TSMC: A13 Technology announcement, 22/4/2026.
• TSMC: SoIC 3D chip stacking technology.
• Nature Materials: Low-power 2D gate-all-around logics via epitaxial monolithic 3D integration, 2025.
• Nature Communications: SRAM scaling with monolithic 3D integration of 2D FETs, 2025.