Transistor đã xuống node 2 nm: Cuộc chiến tiếp theo nằm ở những sợi dây 8 nm nối chúng lại

TSMC đã đưa công nghệ N2 vào sản xuất hàng loạt từ quý IV/2025. Intel 18A cũng đang ở high-volume production. Nhưng khi transistor chuyển sang kiến trúc gate-all-around và tiếp tục nhỏ đi, một phần khác của chip ngày càng khó thu nhỏ theo: những đường kim loại nối hàng tỷ transistor với nhau.

Ở lớp interconnect gần transistor nhất, kích thước đã tiến vào vùng chỉ vài nanomet. Imec năm 2025 trình diễn các đường ruthenium ở pitch 16 nm, tương ứng line width khoảng 8 nm trong những cấu trúc đạt mục tiêu điện trở. Đó là nhỏ hơn đường kính của nhiều loại virus, vốn thường nằm ở thang hàng chục tới hàng trăm nanomet.

Nhưng “2 nm” trong tên process node không có nghĩa transistor hay dây dẫn thực sự rộng đúng 2 nm. Các node hiện đại là tên của một thế hệ công nghệ hơn là một kích thước duy nhất. Điều đáng chú ý là trong khi transistor vẫn nhận phần lớn sự chú ý, interconnect đang trở thành một trong những giới hạn vật lý khó hơn của scaling.

Vấn đề khá nghịch lý: copper rất tốt khi dây còn đủ lớn, nhưng càng ép nó vào tiết diện cực nhỏ, nó càng mất lợi thế.

Transistor nhanh hơn không giúp nhiều nếu tín hiệu bị mắc kẹt trong dây

Một logic chip không chỉ là tập hợp transistor. Phía trên chúng là một chồng hơn chục lớp kim loại chứa các đường tín hiệu, đường nguồn và hàng tỷ via nối các lớp với nhau. Những line gần transistor nhất là nhỏ nhất; càng lên cao, dây thường rộng hơn để mang dòng xa hơn trên chip.

Mỗi đoạn dây có cả điện trở và điện dung. Kết hợp lại, chúng tạo ra RC delay: thời gian cần để một tín hiệu điện thay đổi đủ nhanh ở đầu kia của đường dẫn. Nếu resistance tăng hoặc capacitance giữa các wire tăng, transistor có thể chuyển trạng thái nhanh nhưng tín hiệu vẫn đến chậm.

Applied Materials ước tính interconnect chiếm phần lớn RC delay trong các logic chip tiên tiến; hãng từng đưa ra mức hơn 70% trong các phân tích về scaling. Dù con số cụ thể phụ thuộc thiết kế, xu hướng là không gây tranh cãi: wiring ngày càng chiếm tỷ trọng lớn trong power và delay của chip.

Đó là một thay đổi quan trọng so với thời kỳ scaling cổ điển. Transistor nhỏ hơn thường có thể chuyển nhanh hơn và dùng ít năng lượng hơn. Dây kim loại không hưởng lợi theo cách tương tự.

Copper bắt đầu trở thành nạn nhân của chính bề mặt

Ở kích thước lớn, copper có điện trở suất bulk rất thấp, khoảng 1,7 μΩ·cm ở nhiệt độ phòng. Đây là lý do ngành semiconductor chuyển từ aluminum sang copper vào cuối thập niên 1990.

Nhưng electron trong copper có mean free path ở thang vài chục nanomet. Khi wire trở nên hẹp tương đương hoặc nhỏ hơn quãng đường đó, electron gặp sidewall và grain boundary thường xuyên hơn. Surface scattering và grain-boundary scattering làm điện trở suất hiệu dụng tăng lên.

Interconnect thực tế còn không phải một thanh copper tinh khiết trần. Copper cần barrier để ngăn nguyên tử khuếch tán vào dielectric và liner để đảm bảo adhesion, nucleation và quá trình fill. Khi trench còn rộng, vài nanomet barrier không đáng kể. Khi toàn bộ line chỉ rộng khoảng 10 nm, cùng một lớp barrier có thể chiếm phần lớn tiết diện vốn dành cho kim loại dẫn điện.

Applied Materials năm 2024 mô tả vấn đề khá trực diện: ở 2 nm và dưới đó, barrier và liner ngày càng chiếm quá nhiều không gian, khiến việc tạo một đường copper vừa ít điện trở vừa không có void trở nên khó hơn. Hãng đã phát triển liner ruthenium–cobalt dưới 2 nm để trả lại nhiều thể tích hơn cho copper.

Đây là chiến lược đầu tiên của ngành: chưa bỏ copper, mà làm những lớp xung quanh nó mỏng hơn và ít cản trở hơn.

Ruthenium đang được thử cho nơi copper bắt đầu hụt hơi

Ở những line nhỏ nhất, một lựa chọn quyết liệt hơn là thay luôn vật liệu dẫn.

Ruthenium có điện trở suất bulk cao hơn copper, nên nếu so hai thanh kim loại lớn, copper thắng. Nhưng Ru có mean free path ngắn hơn, chống electromigration tốt hơn và có thể tích hợp mà không cần barrier dày như copper. Khi line bị thu rất nhỏ, lợi thế bulk của copper bị erosion nhanh hơn.

Imec đã phát triển một flow gọi là semi-damascene. Thay vì etch trench vào dielectric rồi fill copper theo kiểu dual-damascene truyền thống, họ deposit ruthenium rồi etch trực tiếp kim loại để tạo line. Cách này cho phép line có aspect ratio cao hơn và mở khả năng dùng airgap giữa các wire để giảm capacitance.

Tại IITC 2025, imec trình diễn Ru lines ở 16 nm pitch với điện trở trung bình thấp nhất 656 Ω/µm. Khoảng 40% cấu trúc ở pitch này đạt resistance target, tương ứng line rộng khoảng 8 nm. Với pitch 18–22 nm, imec báo cáo full-wafer yield từ 90% trở lên.

Đây chưa phải metal stack của một CPU thương mại. Imec mô tả công nghệ này như ứng viên cho local interconnect ở các node A7 và xa hơn. Nhưng nó cho thấy cuộc cạnh tranh vật liệu đã vượt qua mức mô phỏng: ruthenium đang được pattern thành những wire thật trên wafer với quy trình hướng tới manufacturability.

Ở xa hơn nữa, vật liệu lượng tử đang thử biến bề mặt thành lợi thế

Nếu ruthenium là lựa chọn tương đối gần với quy trình fab hiện tại, các topological semimetal nằm xa hơn trên roadmap.

Tháng 7/2026, nhóm của Judy Cha tại Cornell công bố nanowire niobium arsenide (NbAs) đơn tinh thể trong Science. Nhóm dùng thermomechanical nanomolding để tạo wire có đường kính xuống khoảng 10 nm. Trong loại vật liệu này, các trạng thái điện tử ở bề mặt có thể dẫn điện tốt và ít bị backscattering hơn electron bulk.

Điều đó đảo trực giác quen thuộc của copper: với copper, bề mặt ngày càng trở thành nguồn scattering khi wire nhỏ đi; với một số topological semimetal, phần bề mặt lại có thể trở thành kênh dẫn có ích.

Cùng năm 2026, một nghiên cứu khác trên Nature Materials báo cáo CoSi nanoflake có điện trở suất giảm khi độ dày từ 1 µm xuống khoảng 20 nm. Hai kết quả cùng gợi ra một hướng vật liệu mới: thay vì cố làm kim loại cổ điển chịu đựng surface effect, có thể chọn vật liệu mà surface transport là một phần của cơ chế dẫn điện.

Nhưng đây vẫn là research frontier. NbAs chứa arsenic độc và được chính nhóm Cornell xem như proof of concept hơn là ứng viên chắc chắn cho foundry. CoSi và các semimetal khác vẫn phải chứng minh deposition, patterning, contact resistance, reliability và compatibility với BEOL trên wafer 300 mm.

Đổi kim loại vẫn chưa đủ: ngành đang chuyển cả đường cấp điện sang mặt sau

Interconnect bottleneck không chỉ đến từ line resistance. Power và signal cùng tranh chỗ trên mặt trước wafer.

Trong kiến trúc truyền thống, nguồn điện đi từ package qua nhiều tầng metal phía trên transistor rồi mới tới standard cell. Imec mô tả electrons có thể phải đi qua khoảng 15–20 lớp BEOL; khi tới gần transistor, những line này là nhỏ nhất và điện trở cao nhất.

Backside power delivery giải bài toán bằng cách tách hai mạng. Power đi từ mặt sau wafer qua các nano-through-silicon via tới transistor; mặt trước được dành nhiều hơn cho signal routing.

Intel 18A đã đưa ý tưởng này vào sản xuất với PowerVia. Intel cho biết PowerVia có thể giảm worst-case dynamic voltage droop tới 10 lần và cho phép block-level area compaction tới 11% trong các routed design của hãng.

TSMC cũng đang đưa Super Power Rail vào A16, dự kiến sản xuất trong nửa cuối 2026. TSMC mô tả A16 là sự kết hợp giữa nanosheet transistor và backside power rail; so với N2P, hãng đặt mục tiêu cải thiện tốc độ 8–10% hoặc giảm điện năng 15–20% tùy điều kiện, đồng thời giải phóng front-side routing cho signal.

Samsung cũng có SF2Z với backside power delivery trong roadmap 2 nm. Đây là dấu hiệu khá rõ rằng sau khi transistor chuyển sang GAA, một phần lớn lợi ích thế hệ tiếp theo sẽ đến từ cách nối và cấp nguồn cho transistor, chứ không chỉ từ channel transistor.

Còn một loại interconnect khác: dây nối giữa các chip

Khi một die riêng lẻ không thể phình mãi, các hãng chuyển sang chiplet và 3D stacking. Điều đó tạo thêm một cuộc đua interconnect ở cấp package.

Hybrid bonding nối trực tiếp các pad copper giữa hai wafer hoặc die mà không cần solder bump lớn. Tháng 5/2026, imec và EV Group trình diễn wafer-to-wafer hybrid bonding với Cu interconnect pad pitch 200 nm. Con số này vẫn lớn hơn line nội bộ 8 nm, nhưng nhỏ hơn rất nhiều so với bump truyền thống và cho phép hàng triệu kết nối giữa các tầng logic hoặc memory.

Hai cuộc scaling này có quan hệ trực tiếp. Nếu local wire trong một die trở nên quá dài và tốn điện, kiến trúc có thể chia chức năng ra nhiều tier rồi đặt chúng gần nhau theo chiều dọc. Khi đó vấn đề “dây nối transistor” không biến mất; nó chuyển một phần thành bài toán interconnect 3D.

Imec gọi hướng rộng hơn này là CMOS 2.0: tiếp tục transistor scaling nhưng kết hợp với backside power, fine-grain 3D stacking và interconnect mật độ cao.

“Node 2 nm” chỉ là bắt đầu của một bài toán nhiều chiều hơn

Việc TSMC đưa N2 vào high-volume manufacturing cuối 2025 là một mốc quan trọng, nhưng không có nghĩa ngành đã đơn giản “làm xong transistor 2 nm rồi chuyển sang dây”. Transistor và interconnect luôn được phát triển song song, và ở node càng nhỏ chúng càng phụ thuộc nhau.

Một transistor mới có drive current cao hơn sẽ không mang lại đầy đủ lợi ích nếu contact resistance tăng. Một standard cell nhỏ hơn không giúp density nhiều nếu pin access bị nghẽn bởi metal pitch. Một chip nhiều transistor hơn cũng không hữu ích nếu power delivery bị IR drop hoặc signal phải đi qua mạng dây RC quá chậm.

Vì vậy cuộc chiến sau 2 nm có ít nhất bốn mặt trận cùng lúc:

• giữ copper lâu hơn bằng barrier/liner mỏng hơn và via ít resistance hơn;
• thay copper ở các lớp nhỏ nhất bằng ruthenium, molybdenum hoặc vật liệu mới;
• đổi kiến trúc wiring bằng semi-damascene, airgap và backside power;
• rút ngắn khoảng cách giữa các khối tính toán bằng hybrid bonding và 3D stacking.

Trong số đó, ruthenium và backside power đã gần manufacturing nhất. Topological semimetal như NbAs hay CoSi thú vị hơn về vật lý nhưng xa hơn nhiều về integration.

Thứ quyết định chip nhanh hơn có thể không còn nằm trong transistor

Moore’s Law thường được kể như câu chuyện thu nhỏ transistor. Nhưng một transistor không tính toán một mình. Hàng tỷ switch chỉ trở thành processor khi chúng được nối với nhau bằng một mạng dây có thể mang tín hiệu và điện năng đủ nhanh.

Khi những wire gần transistor tiến tới bề rộng chỉ khoảng 8–10 nm — nhỏ hơn nhiều virus — copper bắt đầu gặp một loạt hiệu ứng mà ở kích thước lớn gần như không đáng kể. Surface scattering tăng, barrier chiếm chỗ, electromigration khó kiểm soát và RC delay ngày càng ăn vào lợi ích của transistor scaling.

Đó là lý do ngành semiconductor đang đồng thời đổi vật liệu, đổi cách pattern metal, chuyển power ra mặt sau và xếp chip theo chiều dọc.

Ở thế hệ trước, một node mới thường được kể bằng việc transistor nhỏ hơn bao nhiêu. Ở những thế hệ sau 2 nm, câu hỏi có thể phải đổi: những transistor đó được nối với nhau bằng gì, và mỗi electron phải đi qua bao nhiêu nanomet kim loại trước khi phép tính thực sự hoàn tất?

Nguồn: TSMC — Advanced Technologies; Intel Foundry — Intel 18A; imec — 16 nm pitch Ru lines; imec — Backside power delivery; Cornell Chronicle — NbAs nanowires; Nature Materials — Single-crystalline CoSi semimetals with high conductivity and reliability; imec/EVG — 200 nm hybrid bonding; Applied Materials — Advanced interconnect scaling.