Chỉ dày hai lớp nguyên tử: Công nghệ 0,42 nm có thể mở đường cho transistor sau silicon

Một lớp vật liệu chỉ dày khoảng 0,42 nanomet — tương đương xấp xỉ hai lớp nguyên tử — đang cho thấy cách giải một trong những bài toán khó nhất của transistor làm từ chất bán dẫn hai chiều. Công trình do các nhà nghiên cứu tại National Yang Ming Chiao Tung University (NYCU) phối hợp với TSMC Corporate Research thực hiện đã tạo một lớp giao diện nhôm oxit siêu mỏng giữa kênh molybdenum disulfide (MoS₂) và điện môi cổng, giúp transistor duy trì khả năng điều khiển điện tốt mà không làm suy giảm đáng kể độ linh động hạt tải.

Nghiên cứu được công bố trên Nature Electronics ngày 31/7/2026 với tiêu đề High-transconductance molybdenum disulfide top-gate transistors using epitaxial interface engineering. Nhóm tác giả báo cáo transistor MoS₂ đơn lớp dạng top-gate đạt transconductance tối đa 0,45 mS/µm trong khi equivalent oxide thickness, hay EOT, ở khoảng 1 nm.

Cần làm rõ ngay một chi tiết dễ gây hiểu nhầm: 0,42 nm không phải kích thước của toàn bộ transistor, cũng không phải một “node 0,42 nm” theo cách ngành chip đặt tên tiến trình. Con số này mô tả độ dày của lớp giao diện Al₂O₃ được tạo giữa kênh MoS₂ và lớp điện môi high-κ phía trên. Ý nghĩa của nghiên cứu nằm ở việc kiểm soát chính xác vùng tiếp giáp chỉ vài nguyên tử này.

Vì sao transistor sau silicon cần vật liệu mỏng đến mức nguyên tử?

Trong nhiều thập kỷ, hiệu năng chip tăng nhờ việc thu nhỏ transistor và đưa ngày càng nhiều linh kiện vào cùng một diện tích. Nhưng khi kích thước thiết bị tiến tới vài nanomet, việc tiếp tục làm mỏng kênh silicon trở nên khó khăn hơn.

Một transistor hiệu ứng trường hoạt động bằng cách dùng điện áp ở cổng để điều khiển dòng điện chạy qua kênh bán dẫn. Khi kênh quá dày so với kích thước tổng thể của thiết bị, điện trường từ cổng khó kiểm soát toàn bộ kênh, làm xuất hiện các hiệu ứng kênh ngắn và tăng dòng rò.

Vật liệu hai chiều như MoS₂ hấp dẫn vì kênh bán dẫn có thể chỉ dày một lớp tinh thể. Không giống một màng silicon bị “gọt” ngày càng mỏng, monolayer MoS₂ vốn đã có cấu trúc nguyên tử xác định và bề mặt tương đối phẳng ở cấp độ tinh thể.

Điều này khiến các chất bán dẫn 2D trở thành ứng viên quan trọng cho transistor cực mỏng, nơi cổng có thể kiểm soát điện tích trong kênh hiệu quả hơn khi kích thước linh kiện tiếp tục giảm.

Nhưng kênh 2D càng mỏng, giao diện càng trở thành vấn đề lớn

Một transistor không chỉ có kênh bán dẫn. Phía trên kênh còn cần điện môi cổng để cách điện giữa điện cực gate và semiconductor, đồng thời cho phép điện trường từ gate điều khiển dòng điện bên dưới.

Trong các transistor hiện đại, vật liệu có hằng số điện môi cao, thường gọi là high-κ dielectric, được sử dụng để tạo khả năng điều khiển điện mạnh mà không phải làm lớp cách điện quá mỏng về mặt vật lý. Hafnium oxide, HfO₂, là một ví dụ quen thuộc.

Vấn đề là bề mặt của nhiều vật liệu 2D không có các liên kết treo như bề mặt bán dẫn khối truyền thống. Điều đó rất tốt cho chất lượng tinh thể, nhưng lại khiến việc phủ một lớp điện môi siêu mỏng và đồng đều lên trên trở nên khó khăn.

Nếu điện môi tạo mầm không đều, xuất hiện khuyết tật hoặc tương tác quá mạnh với kênh 2D, electron có thể bị tán xạ. Hậu quả là độ linh động hạt tải giảm và transistor mất đi một phần lợi thế hiệu năng mà vật liệu 2D hứa hẹn.

Đây là một nghịch lý kỹ thuật: muốn transistor nhỏ hơn, lớp điện môi hiệu dụng phải mỏng hơn để gate kiểm soát kênh tốt hơn; nhưng càng ép điện môi sát vào kênh 2D, nguy cơ làm suy giảm vận chuyển điện tích lại càng lớn.

Nhóm NYCU và TSMC giải bài toán bằng cách thiết kế “đường biên”

Thay vì tìm một chất bán dẫn hoàn toàn mới, nhóm nghiên cứu tập trung vào vùng nằm giữa MoS₂ và điện môi cổng.

Đầu tiên, họ tăng trưởng một lớp nhôm epitaxy cực mỏng trực tiếp trên MoS₂ trong môi trường chân không siêu cao. Sau đó lớp nhôm này được oxy hóa tại chỗ dưới áp suất thấp, tạo thành lớp nhôm oxit Al₂O₃ có nguồn gốc epitaxy.

Lớp giao diện cuối cùng dày khoảng 0,42 nm, tương đương xấp xỉ hai lớp nguyên tử. Phía trên đó, nhóm tích hợp điện môi hafnium oxide.

Vai trò của lớp Al₂O₃ siêu mỏng giống một “lớp đệm” ở cấp nguyên tử. Nó cung cấp bề mặt thuận lợi hơn để lớp HfO₂ hình thành đồng đều, đồng thời giảm tương tác gây tán xạ giữa điện môi và electron đang di chuyển trong MoS₂.

Theo phần tóm tắt của bài báo trên Nature Electronics, kiến trúc này cho phép duy trì khả năng điều khiển gate mạnh mà không ghi nhận sự suy giảm đáng kể của độ linh động hạt tải.

0,42 nm quan trọng ở đâu?

Ở kích thước thông thường, ranh giới giữa hai vật liệu thường được xem như một vùng tiếp xúc phải tối ưu hóa. Nhưng khi toàn bộ thành phần của transistor chỉ dày vài lớp nguyên tử, vùng tiếp giáp không còn là một chi tiết phụ.

Nó có thể quyết định cách điện tích bị giữ lại, electron bị tán xạ ra sao, điện trường xuyên qua cấu trúc hiệu quả đến mức nào và transistor có thể bật hoặc tắt sạch đến đâu.

Đó là lý do lớp đệm 0,42 nm có ý nghĩa lớn hơn con số độ dày đơn thuần. Nghiên cứu cho thấy trong điện tử 2D, “thiết kế giao diện” có thể trở thành một công cụ quan trọng không kém việc lựa chọn vật liệu kênh.

Khi transistor tiến gần kích thước nguyên tử, chỉ một hoặc hai lớp vật liệu ở vị trí tiếp giáp cũng có thể thay đổi đặc tính của cả thiết bị.

Transconductance 0,45 mS/µm nói lên điều gì?

Một trong những thông số trung tâm của nghiên cứu là transconductance, thường ký hiệu g_m. Đại lượng này mô tả mức độ dòng điện qua transistor thay đổi khi điện áp gate thay đổi.

Transconductance cao cho thấy cổng có khả năng điều khiển dòng kênh mạnh. Đây là thông số liên quan trực tiếp tới độ lợi điện áp, tốc độ chuyển mạch và băng thông của transistor.

Nhóm nghiên cứu báo cáo giá trị tối đa 0,45 mS/µm ở transistor MoS₂ top-gate, đồng thời đạt EOT khoảng 1 nm. Chính sự kết hợp giữa EOT nhỏ và transconductance cao là điểm đáng chú ý của công trình.

Trong transistor 2D, muốn tăng g_m thường cần đồng thời ba yếu tố: kênh ngắn, điện môi có EOT nhỏ và độ linh động hạt tải vẫn cao. Nhưng việc cải thiện hai yếu tố đầu thường có nguy cơ làm hỏng yếu tố thứ ba. Lớp giao diện mới nhằm phá vỡ sự đánh đổi đó.

EOT 1 nm không có nghĩa lớp cách điện vật lý chỉ dày 1 nm

Equivalent oxide thickness là khái niệm rất dễ bị nhầm với độ dày thực tế.

EOT cho biết một cấu trúc điện môi có khả năng điều khiển điện tương đương với một lớp silicon dioxide dày bao nhiêu. Với vật liệu high-κ, lớp điện môi vật lý có thể dày hơn nhưng vẫn cho hiệu ứng điện trường tương đương một lớp SiO₂ mỏng hơn nhiều.

Trong nghiên cứu này, EOT khoảng 1 nm phản ánh khả năng kiểm soát tĩnh điện mạnh của gate stack. Còn con số 0,42 nm chỉ thuộc về lớp giao diện Al₂O₃, không phải toàn bộ cấu trúc cách điện.

Sự phân biệt này đặc biệt quan trọng trong bối cảnh các tiêu đề “chip dưới 1 nm” dễ khiến người đọc hình dung rằng toàn bộ transistor hoặc mọi chi tiết của con chip đã được thu nhỏ xuống dưới một nanomet.

MoS₂ có thể thay silicon hay không?

MoS₂ là một trong những vật liệu được nghiên cứu nhiều nhất trong nhóm transition metal dichalcogenides, hay TMDC. Ở dạng đơn lớp, vật liệu này chỉ dày ở cấp độ nguyên tử nhưng vẫn có bandgap phù hợp cho transistor logic, khác với graphene vốn không có bandgap nội tại ở trạng thái lý tưởng.

Độ mỏng tự nhiên giúp MoS₂ chống lại một số hiệu ứng kênh ngắn tốt hơn khi transistor được thu nhỏ. Đây là lý do nó thường xuất hiện trong các nghiên cứu về logic thế hệ sau silicon.

Tuy nhiên, “sau silicon” không đồng nghĩa silicon sắp biến mất. Hệ sinh thái CMOS silicon đã được tối ưu qua hàng chục năm, từ vật liệu, thiết bị, quang khắc, liên kết kim loại tới đóng gói và phần mềm thiết kế.

Một vật liệu 2D muốn đi vào sản xuất quy mô lớn còn phải giải quyết hàng loạt bài toán: tăng trưởng đồng đều trên wafer, tạo tiếp xúc điện trở thấp, kiểm soát sai khác giữa hàng tỷ transistor, độ ổn định nhiệt, độ tin cậy dài hạn và khả năng tích hợp với dây chuyền CMOS hiện có.

Nghiên cứu 0,42 nm giải quyết một nút thắt quan trọng ở giao diện cổng, nhưng không tự động giải quyết tất cả những vấn đề còn lại.

Vai trò của TSMC khiến nghiên cứu đáng chú ý hơn

Sự tham gia của TSMC Corporate Research cho thấy vật liệu 2D không chỉ là chủ đề nghiên cứu vật lý cơ bản. Các hãng bán dẫn hàng đầu đang quan tâm tới những công nghệ có thể nối dài quá trình thu nhỏ khi các kiến trúc silicon hiện tại tiến gần giới hạn kinh tế và vật lý.

Dù vậy, công trình hiện tại vẫn là nghiên cứu thiết bị, chưa phải thông báo về một tiến trình sản xuất mới của TSMC. Không có cơ sở để suy ra rằng hãng sẽ sớm tung “node 0,42 nm” hay chip thương mại dùng MoS₂ dựa trên kết quả này.

Giá trị thực tế của nghiên cứu nằm ở việc chứng minh một phương pháp xử lý giao diện có thể dung hòa hai yêu cầu vốn xung đột: điện môi cực mỏng về mặt điện học và vận chuyển hạt tải tốt trong kênh 2D.

Tại sao giao diện có thể là chiến trường tiếp theo của ngành bán dẫn?

Trong transistor silicon truyền thống, chất lượng giao diện giữa silicon và oxide từ lâu đã là yếu tố quyết định hiệu năng. Khi chuyển sang vật liệu 2D, tầm quan trọng của giao diện còn tăng lên vì kênh chỉ dày một lớp tinh thể.

Không còn một vùng “bên trong” dày để electron tránh xa bề mặt. Gần như toàn bộ quá trình vận chuyển điện xảy ra sát những vật liệu bao quanh kênh.

Điều đó thay đổi cách các kỹ sư có thể nghĩ về việc thu nhỏ transistor. Thay vì chỉ hỏi “vật liệu nào sẽ thay silicon?”, câu hỏi có thể trở thành “những lớp vật liệu này phải tiếp xúc với nhau như thế nào ở cấp nguyên tử?”.

Trong bối cảnh đó, một lớp Al₂O₃ 0,42 nm không phải phần phụ trợ vô hình. Nó trở thành một thành phần chức năng của transistor.

Từ phòng thí nghiệm tới fab vẫn còn một khoảng cách lớn

Công trình được công bố trên một tạp chí bình duyệt uy tín và cho thấy kết quả thiết bị cụ thể, nhưng con đường tới sản xuất hàng loạt còn dài.

Thứ nhất là tính đồng đều. Một quy trình hoạt động tốt trên các transistor thử nghiệm phải được mở rộng tới wafer lớn mà lớp giao diện vẫn có độ dày, thành phần và chất lượng gần như giống nhau trên hàng tỷ vị trí.

Thứ hai là tiếp xúc nguồn và máng. Ở transistor 2D, điện trở tiếp xúc giữa kim loại và chất bán dẫn có thể chiếm phần đáng kể trong tổng điện trở thiết bị và giới hạn dòng điện thực tế.

Thứ ba là độ bền. Gate stack cần chịu được nhiều năm hoạt động, chu kỳ nhiệt và điện trường mà không phát sinh lượng bẫy điện tích hoặc khuyết tật đủ lớn để làm thay đổi điện áp ngưỡng.

Thứ tư là khả năng tích hợp. Ngành bán dẫn không chỉ cần một transistor tốt mà cần hàng tỷ transistor có thể được chế tạo bằng chuỗi quy trình ổn định, có yield cao và tương thích với các bước xử lý trước và sau.

0,42 nm là một bước tiến về “kỹ thuật giao diện”, không phải lời tuyên bố kết thúc kỷ nguyên silicon

Điểm hấp dẫn nhất của nghiên cứu NYCU–TSMC là nó cho thấy khi vật liệu đã mỏng đến cấp nguyên tử, tiến bộ có thể đến từ một nơi ít nổi bật hơn chính kênh bán dẫn: vùng tiếp giáp giữa các lớp.

Bằng cách tạo lớp Al₂O₃ chỉ khoảng 0,42 nm rồi tích hợp HfO₂ phía trên, nhóm nghiên cứu xây dựng được transistor MoS₂ đơn lớp có EOT khoảng 1 nm và transconductance tối đa 0,45 mS/µm, đồng thời hạn chế sự suy giảm độ linh động do điện môi gây ra.

Đây chưa phải transistor thương mại sau silicon, càng không phải một “chip 0,42 nm”. Nhưng nó giải quyết một trong những câu hỏi cốt lõi của điện tử 2D: làm thế nào đặt một gate dielectric cực mạnh lên một kênh chỉ dày một lớp nguyên tử mà không phá hỏng khả năng vận chuyển electron của chính kênh đó.

Nếu kỹ thuật giao diện kiểu này có thể được mở rộng, kiểm soát tốt trên wafer lớn và kết hợp với các giải pháp cho tiếp xúc, độ tin cậy và tích hợp CMOS, transistor tương lai có thể tiếp tục thu nhỏ không chỉ nhờ vật liệu mới, mà nhờ khả năng “xây” chính xác từng đường biên giữa các nguyên tử.

Nguồn tham khảo

• Yuan-Chun Su và cộng sự, “High-transconductance molybdenum disulfide top-gate transistors using epitaxial interface engineering”, Nature Electronics, 31/7/2026.
• National Yang Ming Chiao Tung University, “A 0.42-nanometer breakthrough could push transistors beyond silicon”, ScienceDaily, 9/8/2026.