Chip không chỉ nhỏ ở bên trong: Những điểm nối giữa các die cũng đang tiến xuống dưới 1 micromet

Transistor ngày càng nhỏ, nhưng một hệ thống hiện đại không còn chỉ được quyết định bởi những gì nằm bên trong một die. CPU, GPU, bộ nhớ và accelerator ngày càng được chia thành nhiều chiplet hoặc nhiều tầng silicon rồi ghép lại. Khi đó, khoảng cách giữa các điểm nối cũng trở thành một giới hạn vật lý: mỗi đường liên kết quá dài hoặc quá thưa đều làm tăng điện dung, năng lượng truyền dữ liệu và độ trễ.

Trong năm 2026, cuộc đua thu nhỏ đã đi sâu vào phần mà trước đây thường được gọi đơn giản là “đóng gói”. Imec và EV Group trình diễn wafer-to-wafer hybrid bonding với Cu interconnect pitch 200 nm trên test vehicle có đường dẫn điện thực. CEA-Leti, ở một nhánh khó hơn về lắp ráp, trình diễn die-to-wafer hybrid bonding xuống 1 µm pitch. Cùng lúc, NanoIC của imec mở PDK cho redistribution layer với line/space 1,3 µm.

Ba con số này không mô tả cùng một thứ. RDL là các đường kim loại chạy ngang để định tuyến tín hiệu giữa die; hybrid bonding là các điểm tiếp xúc cực nhỏ nối trực tiếp hai bề mặt silicon theo chiều dọc. Vì vậy, nói “đường nối chiplet đã xuống 200 nm” sẽ quá đơn giản. Chính xác hơn là: cả lớp dây dẫn lẫn các pad nối giữa các die đang bị ép thu nhỏ, và hybrid bonding đã bước hẳn xuống miền dưới micromet trong phòng lab.

Chiplet giải quyết một vấn đề rồi tạo ra vấn đề khác

Chia một con chip lớn thành nhiều chiplet có nhiều lợi ích. Mỗi khối có thể dùng process node phù hợp với chức năng của nó; die nhỏ thường dễ đạt yield cao hơn; và nhà thiết kế có thể ghép logic, I/O, SRAM hoặc bộ nhớ từ các công nghệ khác nhau.

Nhưng một SoC nguyên khối có hàng tỷ transistor giao tiếp qua dây kim loại nằm trong cùng die. Khi chức năng bị tách sang chiplet khác, dữ liệu phải vượt qua ranh giới vật lý. Nếu các kết nối ở ranh giới đó quá lớn, mật độ dây giảm và năng lượng cho mỗi bit tăng. Với AI accelerator và memory-on-logic, nơi hàng terabyte dữ liệu có thể phải di chuyển liên tục, “đường biên” giữa các die có thể trở thành bottleneck.

Đó là lý do advanced packaging không còn chỉ là lớp vỏ bảo vệ chip. Nó đang trở thành một phần của kiến trúc tính toán.

RDL là “đường phố” ngang; hybrid bonding giống những chiếc cầu thẳng đứng

Trong các package chiplet 2D hoặc 2.5D, redistribution layer — RDL — làm nhiệm vụ định tuyến tín hiệu qua substrate hoặc interposer. Có thể hình dung đây là mạng đường phố nằm ngang giữa các khối silicon.

PDK fine-pitch RDL mà NanoIC công bố tháng 3/2026 cho phép line width và spacing xuống 1,3 µm, cùng microbump pitch khoảng 20 µm trên nền polymer. Imec cho biết trong một cấu hình UCIe-Advanced, công nghệ này có thể cải thiện tốc độ liên lạc tới 40% và giảm năng lượng trên mỗi bit tới 15% so với baseline mà họ dùng để đánh giá. Đây là số liệu của imec cho thiết kế tham chiếu cụ thể, không phải mức cải thiện mặc định cho mọi package.

Hybrid bonding đi theo hướng khác. Thay vì dùng solder microbump tương đối lớn để nối hai die, kỹ thuật này làm phẳng bề mặt, ghép lớp dielectric với dielectric và đồng thời tạo tiếp xúc Cu–Cu trực tiếp. Khi bỏ microbump, khoảng cách giữa hai tầng có thể giảm mạnh, cùng với điện trở và điện dung ký sinh.

Hệ quả là mật độ điểm nối có thể tăng từ hàng nghìn lên hàng triệu kết nối trên một diện tích nhỏ, tùy pitch và cấu trúc cụ thể. Đây là điều cần thiết nếu muốn một lớp logic nằm gần bộ nhớ đến mức hai tầng hành xử gần giống một khối silicon thống nhất.

200 nm pitch nghĩa là gì?

“Pitch” không phải đường kính của một pad. Nó là khoảng cách lặp lại từ tâm một điểm nối tới tâm điểm nối kế bên. Ở pitch 200 nm, tâm của hai vị trí kết nối cạnh nhau chỉ cách nhau 0,2 µm — nhỏ hơn nhiều lần so với kích thước pitch của microbump dùng trong nhiều công nghệ packaging hiện nay.

Tại ECTC 2026, imec và EV Group báo cáo wafer-to-wafer hybrid bonding ở 200 nm Cu interconnect pitch. Test vehicle có bốn lớp interconnect định tuyến được trên mỗi wafer trước khi bonding. Sau khi ghép, nhóm đo được sai lệch pad-to-pad dưới 40 nm trên 100% die của wafer 300 mm.

Đây là chi tiết quan trọng hơn bản thân con số 200 nm. Khi pitch càng nhỏ, chỉ cần hai wafer lệch vài chục nanomet là phần đồng của hai pad có thể không còn chồng lên nhau đủ để tạo kết nối ổn định. Thu nhỏ interconnect vì vậy không chỉ là bài toán quang khắc; nó còn là bài toán cơ khí chính xác, độ phẳng bề mặt, CMP, vật liệu dielectric và kiểm soát biến dạng trên cả wafer.

Imec dùng SiCN làm dielectric và tối ưu chemical-mechanical polishing để tạo bề mặt rất phẳng, đồng thời giữ độ recess của pad đồng ở mức vài nanomet. EV Group cung cấp hệ wafer bonding để đạt overlay cần thiết. Kết quả hiện là test vehicle nghiên cứu, không phải quy trình sản xuất hàng loạt 200 nm đã có trong chip thương mại.

Wafer-to-wafer dễ thu nhỏ hơn die-to-wafer

Con số 200 nm cũng cần đặt cạnh một thành tựu khác tại ECTC 2026. CEA-Leti trình diễn die-to-wafer hybrid bonding ở pitch 1 µm trên test vehicle chức năng, với cấu trúc có tới 100.000 liên kết điện.

Die-to-wafer đặc biệt quan trọng cho chiplet vì mỗi die riêng lẻ có thể được chọn, kiểm tra rồi đặt lên một wafer khác. Nó linh hoạt hơn khi ghép chip khác kích thước hoặc sản xuất trên process node khác nhau. Nhưng chính bước pick-and-place làm alignment khó hơn wafer-to-wafer, nơi toàn bộ hai wafer được căn chỉnh và ép với nhau một lần.

CEA-Leti báo cáo electrical yield đúng kỳ vọng ở pitch từ 5 xuống 2 µm, nhưng yield tại 1 µm vẫn bị giới hạn bởi độ chính xác alignment của thiết bị bonding hiện có. Nhóm dự kiến thế hệ công cụ mới với khả năng alignment khoảng 0,5 µm ở mức 3σ sẽ cải thiện vấn đề này, và roadmap tiếp theo nhắm tới pitch 0,5 µm.

Đây là ví dụ rõ về khoảng cách giữa “đã tạo được một liên kết” và “đã có một quy trình sản xuất”. Ở packaging, một interconnect chỉ hữu ích khi hàng chục nghìn hoặc hàng triệu điểm nối cùng hoạt động với yield đủ cao.

Càng nhỏ, reliability càng trở thành bài toán vật liệu

Khi pad và via co lại, mật độ dòng điện bên trong đồng tăng. Nhiệt cục bộ, electromigration và voiding có thể xuất hiện ở những kích thước mà trước đây không đáng lo.

Một nghiên cứu của IBM tại ECTC 2026 khảo sát hybrid-bonded Cu/SiO2 với pad đồng từ 4 xuống 0,8 µm dưới điều kiện stress tăng tốc, gồm nhiệt độ tới 300°C và mật độ dòng tới 20 MA/cm². Nhóm quan sát ba dạng hỏng chính: cháy interconnect, breakdown dielectric và đồng dịch chuyển tạo void.

Đây không phải điều kiện hoạt động bình thường của chip; nhóm cố tình dùng stress cao để đẩy nhanh cơ chế suy giảm. Nhưng kết quả cho thấy khi interconnect tiến về submicron, thiết kế không thể chỉ tối ưu mật độ. Microstructure của đồng, interface với dielectric và đường thoát nhiệt trở thành một phần của bài toán reliability.

Một nghiên cứu khác trên Small Science năm 2026 nhắm tới một nút thắt khác: nhiệt độ bonding. Cu–Cu trực tiếp có thể cần nhiệt độ cao để thúc đẩy khuếch tán kim loại, không lý tưởng cho các lớp BEOL nhạy nhiệt. Nhóm từ Hàn Quốc và Nhật Bản dùng lớp Au, Pt hoặc Sn siêu mỏng 10–40 nm trên pad đồng 500 nm, sau đó pre-bond ở 120°C và anneal ở 250°C để tạo interface liên tục. Đây vẫn là nghiên cứu vật liệu, nhưng nó cho thấy việc thu nhỏ pitch phải đi cùng giảm thermal budget.

Thu nhỏ kết nối có thể quan trọng không kém thu nhỏ transistor

Trong nhiều thập kỷ, tiến bộ semiconductor được kể bằng process node: 90 nm, 28 nm, 7 nm, 3 nm. Nhưng một hệ AI hiện đại có thể chứa nhiều die logic, HBM và I/O chiplet trong cùng package. Nếu các khối đó phải giao tiếp qua đường nối tương đối lớn và tiêu tốn nhiều năng lượng, lợi ích từ transistor nhỏ hơn sẽ bị mất một phần ở cấp hệ thống.

Imec gọi hướng dài hạn của họ là CMOS 2.0: thay vì ép mọi chức năng lên cùng một lớp silicon, SoC có thể được chia thành nhiều tầng chức năng — chẳng hạn high-density logic, high-drive logic, cache, power delivery và I/O — rồi nối lại bằng 3D interconnect mật độ rất cao. Trong kiến trúc như vậy, pitch của hybrid bonding không còn là thông số “đóng gói” nằm ngoài thiết kế chip. Nó trở thành một biến số quyết định kiến trúc.

Tuy nhiên, commercial chiplet hiện nay chưa đồng loạt dùng kết nối 200 nm. Những con số dưới micromet mới nhất phần lớn đến từ test vehicle, wafer-level R&D và các roadmap 3D stacking. Die-to-wafer — con đường linh hoạt hơn cho heterogeneous chiplet — vẫn đang phải giải bài toán alignment và yield ở 1 µm.

Vì thế, bước tiếp theo không phải chứng minh rằng có thể tạo một pad nhỏ hơn nữa. Các nhóm nghiên cứu phải chứng minh hàng triệu pad như vậy có thể được căn chỉnh, bonding, kiểm tra và vận hành ổn định trên wafer lớn với chi phí sản xuất chấp nhận được. Khi điều đó xảy ra, khoảng cách giữa hai chiplet có thể trở nên nhỏ đến mức về mặt điện, ranh giới package bắt đầu giống một lớp interconnect khác bên trong chip hơn là một “khoảng cách giữa hai con chip”.

Nguồn: imec/EV Group về wafer-to-wafer hybrid bonding 200 nm; CEA-Leti về die-to-wafer hybrid bonding 1 µm; NanoIC fine-pitch RDL và D2W PDK; IBM Research về reliability của Cu–Cu hybrid bonding; và Small Science về low-temperature sub-micrometer Cu interconnection.