NAND đã xây “nhà chọc trời” hàng trăm tầng: DRAM có thể là loại memory tiếp theo phải đi lên theo chiều dọc

NAND flash đã đi rất xa theo một hướng từng nghe khá kỳ lạ: thay vì tiếp tục ép các ô nhớ nhỏ lại trên một mặt phẳng, ngành bán dẫn bắt đầu dựng chúng chồng lên nhau. Tháng 8/2026, Samsung giới thiệu V10 BV-NAND với hơn 400 lớp, cho thấy “nhà chọc trời” bộ nhớ không còn là phép ví von cho một công nghệ thử nghiệm mà đã trở thành cách NAND tiếp tục tăng mật độ.

DRAM hiện đứng trước một bài toán quen thuộc. Các cell ngày càng khó thu nhỏ mà vẫn giữ được điện tích, kiểm soát rò rỉ và duy trì hiệu năng. Vì thế, từ roadmap dài hạn của SK hynix đến prototype tám lớp của Kioxia, nhiều hướng nghiên cứu đang cùng hội tụ vào một ý tưởng: thay vì chỉ làm DRAM nhỏ hơn theo chiều ngang, hãy bắt đầu xây nó lên theo chiều dọc.

Điều này không có nghĩa RAM trong PC sắp chuyển sang “3D DRAM” trong một hoặc hai thế hệ tới. Những kết quả hiện nay trải từ kiến trúc 4F² với transistor dựng đứng tới các cấu trúc 3D thực sự còn ở giai đoạn R&D. Nhưng các tín hiệu đã đủ rõ để 3D DRAM không còn chỉ là một khái niệm xa xôi trên slide nghiên cứu.

NAND đã dùng chiều cao để thoát khỏi giới hạn thu nhỏ

Ở NAND planar trước đây, tăng mật độ chủ yếu đồng nghĩa làm cell nhỏ hơn và đặt chúng sát nhau hơn. Khi khoảng cách giảm quá mức, các cell bắt đầu ảnh hưởng lẫn nhau, khả năng giữ dữ liệu và độ tin cậy trở thành vấn đề. 3D NAND đổi bài toán: cell được bố trí thành nhiều lớp theo trục đứng, còn các kênh được khắc xuyên qua stack vật liệu.

Con đường đó mất nhiều năm để trưởng thành. Số lớp tăng từ vài chục lên hơn một trăm, hai trăm và nay vượt 400 trong thế hệ V10 BV-NAND mà Samsung giới thiệu tại FMS 2026. Công ty cho biết thế hệ này dùng wafer bonding để tách và sau đó ghép phần cell array với phần mạch ngoại vi, giúp tăng mật độ khoảng 58% so với V9.

Tuy nhiên, thêm tầng không miễn phí. Cấu trúc càng cao, việc khoan các lỗ có tỷ lệ chiều sâu trên bề rộng cực lớn, phủ vật liệu đồng đều vào những hốc hẹp và kiểm soát ứng suất trên wafer càng khó. Chính lịch sử này đang trở thành tài liệu tham khảo cho DRAM.

Vì sao DRAM chưa thể đơn giản sao chép 3D NAND?

Một cell DRAM truyền thống thường được mô tả bằng cấu trúc 1T1C: một transistor làm công tắc và một capacitor giữ điện tích biểu diễn bit. Muốn tăng mật độ, ngành công nghiệp đã liên tục thu nhỏ diện tích cell, đồng thời làm capacitor cao và hẹp hơn để vẫn giữ đủ điện dung.

Đến một mức nào đó, hai yêu cầu bắt đầu xung đột. Cell muốn nhỏ hơn nhưng capacitor không thể mất quá nhiều diện tích hiệu dụng; transistor muốn giảm kích thước nhưng dòng rò phải tiếp tục đủ thấp để dữ liệu không biến mất quá nhanh giữa các lần refresh.

Lam Research cho rằng DRAM đang tiến gần một điểm chuyển tương tự NAND, nhưng nhấn mạnh bài toán khó hơn. NAND chủ yếu lưu dữ liệu lâu dài; DRAM là working memory liên tục đọc và ghi ở tốc độ rất cao. Một kiến trúc 3D vì vậy không chỉ cần nhồi được nhiều bit hơn mà còn phải giữ latency, điện trở đường tín hiệu, signal integrity, độ bền ghi và đặc tính của capacitor trong giới hạn rất chặt.

Nói cách khác, một “tòa tháp DRAM” không thể chỉ cao. Mỗi tầng của nó vẫn phải hoạt động gần như một cell DRAM tốt trên mặt phẳng.

Trước 3D DRAM hoàn chỉnh có thể là một bước trung gian: 4F² vertical gate

Một trong những bước chuyển đang được các hãng nghiên cứu là thay đổi chính hình học của transistor trước khi xếp nhiều tầng cell.

DRAM hiện đại thường dùng layout khoảng 6F², trong đó F đại diện cho kích thước đặc trưng nhỏ nhất của công nghệ. SK hynix đã trình bày roadmap chuyển sang nền tảng 4F² vertical gate: gate của transistor được bố trí theo chiều đứng thay vì nằm phẳng như trước. Mục tiêu là giảm diện tích mà mỗi cell chiếm trên wafer mà chưa cần lập tức xây một stack hàng chục tầng.

Công ty xem 4F² VG và 3D DRAM là hai trụ cột cho giai đoạn sau các thế hệ 10 nm-class hiện tại. Điều đáng chú ý ở đây là “vertical gate” chưa đồng nghĩa với “3D DRAM”. Nó vẫn có thể là một array về cơ bản nằm trên một lớp, chỉ dùng transistor có hình học đứng để tiết kiệm footprint. 3D DRAM đúng nghĩa đi xa hơn: nhiều tầng cell được đặt chồng lên nhau trong cùng một cấu trúc.

Kioxia đã cho transistor DRAM hoạt động trong stack tám lớp

Một ví dụ cụ thể cho hướng thứ hai đến từ Kioxia. Tại IEDM 2025, công ty trình diễn công nghệ OCTRAM — Oxide-Semiconductor Channel Transistor DRAM — hướng tới việc tạo transistor DRAM có thể xếp chồng theo chiều dọc.

Thay vì phụ thuộc hoàn toàn vào kênh silicon đơn tinh thể như DRAM truyền thống, Kioxia dùng oxide semiconductor InGaZnO. Quy trình của hãng bắt đầu bằng stack các lớp silicon oxide và silicon nitride, sau đó thay thế vùng nitride bằng vật liệu oxide semiconductor để hình thành các transistor nằm ngang ở nhiều độ cao khác nhau.

Kioxia báo cáo đã chế tạo một stack tám lớp transistor và xác nhận các transistor trong cấu trúc hoạt động. Các transistor thử nghiệm đạt dòng bật trên 30 μA và dòng tắt dưới 1 aA (10^-18 A). Dòng rò cực thấp đặc biệt hấp dẫn với DRAM vì về nguyên tắc nó có thể giúp điện tích tồn tại lâu hơn và giảm năng lượng dành cho refresh.

Nhưng đây vẫn là nơi cần đặt ranh giới rõ ràng. Kioxia chưa công bố một chip DRAM thương mại tám tầng, càng chưa có một memory array hàng trăm lớp tương đương 3D NAND. Kết quả là một demonstration của transistor stack và cấu trúc cell ứng viên, nhằm chứng minh một số thành phần cốt lõi của 3D DRAM có thể chế tạo được.

3D DRAM không phải HBM dù cả hai đều “xếp chồng DRAM”

Sự nhầm lẫn dễ xảy ra nhất nằm ở HBM. HBM4 hiện nay đã là một cấu trúc 3D ở cấp package: nhiều die DRAM hoàn chỉnh được xếp chồng lên nhau và liên kết bằng các kết nối dọc như TSV hoặc các công nghệ bonding thế hệ mới.

3D DRAM theo nghĩa đang được nghiên cứu ở đây khác ở cấp độ kiến trúc. Thay vì chế tạo nhiều chip DRAM 2D rồi xếp các chip đó thành một khối, mục tiêu là xây nhiều tầng memory cell ngay trong chính die, tương tự nguyên lý mà 3D NAND đã áp dụng.

Hai hướng có thể cùng tồn tại. Một die 3D DRAM trong tương lai về lý thuyết vẫn có thể được đóng gói thành HBM. Khi đó sẽ có “3D bên trong die” và tiếp tục “3D ở cấp package”. Nhưng đó là một mức phức tạp và mật độ mà ngành hiện chưa đạt tới.

Từ tám tầng tới hàng trăm tầng là khoảng cách rất lớn

NAND có lợi thế quan trọng: kiến trúc của nó cho phép nhiều cell được hình thành bằng các bước xử lý có tính lặp lại cao trên một stack vật liệu. Với DRAM, mỗi cell phải kết hợp transistor, phần tử lưu điện tích và mạng wordline/bitline đáp ứng yêu cầu tốc độ cao. Chỉ cần điện trở hoặc biến thiên giữa các tầng tăng quá nhiều, lợi ích về mật độ có thể bị đánh đổi bằng latency và yield.

Vật liệu cũng là một dấu hỏi. Oxide semiconductor như IGZO có dòng rò thấp và có thể được lắng đọng ở nhiệt độ phù hợp với stacking, nhưng cần chứng minh độ ổn định, uniformity và khả năng tích hợp ở quy mô sản xuất. Các hướng giữ capacitor truyền thống lại phải giải quyết cách tạo capacitor theo một hình học mới; các kiến trúc capacitor-less thì thay đổi cell sâu hơn và mang theo một tập rủi ro khác.

Chi phí cuối cùng mới là phép thử quyết định. DRAM là thị trường cực kỳ nhạy với cost-per-bit. Một cấu trúc có thể hoạt động trong phòng lab nhưng cần quá nhiều bước etch, deposition hoặc bonding sẽ khó thắng nếu DRAM planar và 4F² vẫn tiếp tục được kéo dài thêm vài thế hệ.

Khi nào DRAM thực sự bắt đầu “xây tầng”?

Không có một mốc thương mại thống nhất. Roadmap công khai của SK hynix đặt 3D DRAM trong tầm nhìn dài hạn, còn các công ty thiết bị như Lam Research đang phát triển các quy trình etch và deposition cho thời điểm kiến trúc này trở nên cần thiết. Một roadmap ngành do Tokyo Electron công bố đầu năm 2026 cũng đặt 4F² vertical-channel transistor trước giai đoạn 3D DRAM, cho thấy nhiều bên kỳ vọng một quá trình chuyển tiếp chứ không phải cú nhảy trực tiếp từ DRAM hiện tại sang hàng trăm lớp.

Vì thế, so sánh với NAND hữu ích nhất khi nhìn nó như một hướng đi, không phải một lời tiên tri rằng DRAM sẽ nhanh chóng có 400 tầng. NAND mất hơn một thập kỷ để biến vertical stacking từ kiến trúc mới thành cấu trúc hàng trăm lớp được sản xuất quy mô lớn. DRAM hiện mới đang giải những bài toán đầu tiên: dựng transistor đứng, đặt cell sát hơn, tìm vật liệu có dòng rò thấp và chứng minh nhiều tầng có thể hoạt động đồng đều.

Nếu các bước đó vượt qua được bài toán yield và cost-per-bit, chiều cao sẽ trở thành biến số scaling mới của DRAM. Lúc ấy, cuộc đua sẽ không còn chỉ là ai tạo được cell nhỏ nhất trên wafer, mà còn là ai có thể xây được nhiều tầng DRAM nhất mà mỗi tầng vẫn đủ nhanh, đủ ổn định và đủ rẻ để sản xuất hàng loạt.