Transistor DRAM không thể nhỏ mãi: Memory tương lai có thể bắt đầu xây theo chiều cao

Trong một cell DRAM, transistor càng nhỏ thì càng khó giữ điện tích không bị rò; capacitor càng hẹp thì lại càng phải làm cao hơn để vẫn chứa đủ điện tích cho việc đọc dữ liệu. Sau nhiều thế hệ thu nhỏ theo hai chiều trên mặt wafer, cả hai thành phần của cell 1T1C đang cùng tiến gần những giới hạn khiến mỗi bước scaling trở nên phức tạp hơn.

Một hướng giải quyết đang dần hiện ra: thay vì tiếp tục cố nhét mọi cell cạnh nhau trên cùng một mặt phẳng, DRAM có thể bắt đầu xây theo chiều cao. Tại IEEE/JSAP Symposium on VLSI Technology & Circuits 2026, Samsung Electronics công bố kết quả thử nghiệm một cấu trúc Vertically Stacked DRAM 16 tầng. Các cell dùng transistor Gate-All-Around, capacitor được xoay nằm ngang và bit line chạy theo chiều dọc qua stack.

Đây chưa phải DRAM thương mại 16 tầng và cũng không đồng nghĩa thế hệ DIMM tiếp theo sẽ lập tức chuyển sang kiến trúc này. Nhưng demonstration cho thấy một thay đổi quan trọng trong cách ngành memory nghĩ về scaling: chiều thứ ba, vốn đã cứu NAND Flash khỏi giới hạn planar hơn một thập kỷ trước, đang được xem như một đường thoát dài hạn cho DRAM.

Vì sao cell DRAM ngày càng khó thu nhỏ?

DRAM hiện đại vẫn dựa trên một cấu trúc rất đơn giản về nguyên lý: mỗi bit thường được lưu trong một cell gồm một transistor và một capacitor, hay 1T1C. Capacitor giữ điện tích đại diện cho dữ liệu; access transistor đóng vai trò công tắc để đọc hoặc ghi điện tích đó qua bit line.

Vấn đề là hai linh kiện không scale theo cùng một cách. Khi transistor nhỏ hơn, leakage trở thành rào cản lớn hơn: điện tích trong capacitor có thể thoát nhanh hơn, buộc bộ nhớ refresh thường xuyên hơn. Trong khi đó, capacitor không thể đơn giản thu nhỏ tỷ lệ thuận với footprint vì mạch sense amplifier vẫn cần một lượng điện tích đủ lớn để phân biệt trạng thái dữ liệu đáng tin cậy.

Imec mô tả DRAM hiện tại thuộc các thế hệ “10 nm class”, với half-pitch vùng active của array đã tiến từ khoảng 19 nm xuống gần 10 nm. Để đi xa hơn, ngành phải đồng thời thay đổi access transistor, capacitor và cả kiến trúc cell.

Capacitor là ví dụ dễ hình dung nhất. Khi diện tích đáy nhỏ đi nhưng capacitance vẫn phải được duy trì, nhà sản xuất làm cấu trúc ngày càng cao và hẹp. Aspect ratio tăng khiến etch, deposition và độ ổn định cơ học trở nên khó kiểm soát hơn. Imec từng cảnh báo rằng nếu tiếp tục con đường này, 2D DRAM không chỉ gặp bài toán manufacturing mà còn tiến tới giới hạn vật liệu.

Samsung xoay cell DRAM sang chiều đứng

Paper của Samsung tại VLSI 2026, Vertically Stacked DRAM Technology for Scaling Evolution, đi xa hơn việc dựng một transistor theo chiều đứng. Nhóm nghiên cứu tạo một VS-DRAM 16 tier, trong đó nhiều tầng cell được xếp theo trục z theo cách lấy cảm hứng từ V-NAND.

Trong cấu trúc được công bố, transistor của cell là loại Gate-All-Around (GAA). Gate bao quanh channel tốt hơn so với nhiều cấu trúc transistor truyền thống, giúp tăng khả năng kiểm soát điện thế khi kích thước nhỏ và giảm leakage — một đặc tính đặc biệt quan trọng với DRAM vì transistor phải giữ capacitor bị cô lập khi cell không được truy cập.

Samsung đồng thời xoay storage capacitor nằm ngang. Thay vì dựng hàng loạt capacitor cao như những cột mảnh trên mặt wafer, kiến trúc mới đặt chúng theo phương ngang ở từng tầng. Word line chạy ngang, còn bit line chạy dọc xuyên qua nhiều tier. Hình học này cho phép tăng số cell trên cùng footprint bằng cách thêm tầng thay vì chỉ tiếp tục giảm khoảng cách giữa các cell.

Nhóm nghiên cứu còn chế tạo phần core/periphery trên một wafer riêng rồi bonding mặt sau với wafer chứa cell, tạo kiến trúc Peri-on-Cell. Đây là phần dễ bị bỏ qua nhưng rất quan trọng: decoder, sense amplifier và các transistor peripheral chiếm diện tích đáng kể. Tách chúng khỏi mặt phẳng cell giúp memory array có thêm không gian để tối ưu riêng cho mật độ.

Theo abstract của hội nghị, đây là lần đầu nhóm báo cáo kết quả thử nghiệm trên cấu trúc VS-DRAM 16 tầng và đánh giá operation của device ở các tier cao hơn. Nó là một experimental structure nhằm chứng minh feasibility, không phải thông báo rằng Samsung đã hoàn tất một quy trình sản xuất DRAM 3D thương mại.

Đây không phải HBM dựng cao hơn

Cụm “DRAM xếp chồng” dễ khiến VS-DRAM bị nhầm với High Bandwidth Memory. Cả hai đều tận dụng chiều cao, nhưng chúng làm điều đó ở hai cấp hoàn toàn khác nhau.

HBM lấy nhiều die DRAM đã được chế tạo rồi xếp chúng thành một package, kết nối qua TSV hoặc các kỹ thuật bonding ngày càng dày đặc. Mỗi die bên trong stack vẫn chứa những array DRAM được chế tạo theo công nghệ DRAM truyền thống. Mục tiêu chính là tăng bandwidth và dung lượng gần accelerator.

VS-DRAM mà Samsung đang nghiên cứu thay đổi cấu trúc bên trong chính memory array. Cell transistor, capacitor, word line và bit line được tổ chức để nhiều tầng cell tồn tại theo chiều dọc trong cùng kiến trúc. Nếu HBM giống xếp nhiều tòa nhà thấp lên nhau, VS-DRAM gần hơn với việc thiết kế lại bản thân tòa nhà thành một cao ốc nhiều tầng.

Sự khác biệt này cũng giải thích vì sao 3D DRAM khó hơn chuyện tăng số die HBM. Khi stacking đi xuống cấp transistor và capacitor, vấn đề không chỉ là bonding package. Các nhà nghiên cứu phải giải cùng lúc etch có aspect ratio cao, deposition đồng đều qua nhiều tầng, leakage, coupling, nhiệt, alignment và yield của toàn bộ array.

SK hynix chọn một bước chuyển khác: 4F² Vertical Gate

Không phải mọi “vertical DRAM” đều có nghĩa xếp nhiều tầng cell. SK hynix đang phát triển một kiến trúc khác gọi là 4F² Vertical Gate DRAM. Thay vì ngay lập tức dựng một stack kiểu V-NAND, công ty xoay cấu trúc gate của access transistor theo chiều dọc để giảm footprint của một cell từ kiểu 6F² phổ biến xuống 4F².

Tại VLSI 2025, SK hynix đã đưa 4F² VG cùng 3D DRAM vào roadmap dài hạn cho các thế hệ dưới 10 nm. Một paper năm 2025 sau đó trình diễn tích hợp array 4F² với vertical-gate cell transistor và kiến trúc Peri-Under-Cell bằng wafer bonding.

Đến VLSI 2026, nhóm tiếp tục báo cáo đặc tính điện của 4F² VG DRAM, gồm data retention và sensing capability. Thiết kế sử dụng Bit-Line Shielding để giảm coupling noise, shared back gate để kiểm soát threshold voltage và die thinning nhằm hỗ trợ operation sau khi wafer được bonding.

Điều này đặt SK hynix ở một vị trí trung gian thú vị. Vertical Gate vẫn cho phép DRAM tận dụng nhiều quy trình quen thuộc hơn so với một stack cell nhiều tầng hoàn chỉnh, nhưng nó cũng chuẩn bị một số building block — transistor dựng đứng, periphery tách wafer, bonding — có thể hữu ích nếu ngành tiến xa hơn tới 3D DRAM.

4F² và 16 tầng giải hai bài toán khác nhau

Hai hướng của SK hynix và Samsung không nên được đọc đơn giản như hai công ty chọn hai công nghệ loại trừ nhau. 4F² Vertical Gate là cách cải thiện mật độ trên một tầng; VS-DRAM là cách tăng số tầng. Về dài hạn, một DRAM 3D thương mại thậm chí có thể cần cả hai loại tối ưu.

Giảm cell từ 6F² xuống 4F² có lợi thế là mật độ tăng mà chưa phải trả ngay chi phí fabrication của hàng chục hay hàng trăm tier. Nhưng khoảng trống cho scaling 2D vẫn hữu hạn. Ngược lại, stacking theo chiều z có thể mở một trục density mới, nhưng mỗi tier bổ sung làm quy trình chế tạo dài hơn và tạo thêm cơ hội xuất hiện defect.

Chính SK hynix khi trình bày roadmap 3D DRAM cũng thừa nhận lo ngại trong ngành rằng chi phí có thể tăng theo số layer. V-NAND từng vượt qua bài toán tương tự bằng cách tìm ra quy trình tạo nhiều word line trong một stack rồi etch các channel hole xuyên qua chúng thay vì chế tạo từng lớp hoàn chỉnh riêng rẽ. DRAM chưa có một công thức sản xuất đơn giản tương đương.

3D NAND là tiền lệ, không phải bản thiết kế có thể copy

Việc NAND Flash chuyển từ planar NAND sang 3D NAND cho thấy scaling theo chiều cao có thể thay đổi hoàn toàn economics của memory. Các thế hệ NAND hiện đại đã vượt hàng trăm layer mà không cần thu nhỏ cell theo chiều ngang ở tốc độ như trước.

Nhưng DRAM có yêu cầu khác. NAND được thiết kế cho lưu trữ không mất dữ liệu và chấp nhận latency lớn hơn. DRAM phải đọc/ghi nhanh, giữ tín hiệu analog đủ sạch cho sense amplifier và refresh liên tục. Một kiến trúc xếp chồng có mật độ rất cao nhưng làm retention tệ hơn hoặc tăng RC delay quá mức sẽ không tự động trở thành DRAM tốt.

Đó cũng là lý do các nhóm nghiên cứu đang thử nhiều con đường song song. Imec, chẳng hạn, nghiên cứu cell 2T0C dùng oxide semiconductor như IGZO để loại bỏ hoàn toàn storage capacitor. Vì transistor oxide có off-current rất thấp và có thể được chế tạo ở nhiệt độ tương đối thấp trong back-end-of-line, các cell như vậy về nguyên tắc dễ stack hơn 1T1C silicon truyền thống. Năm 2026, imec còn trình diễn các cấu trúc memory 3D dựa trên IGZO và ferroelectric device, cho thấy cuộc tìm kiếm không chỉ giới hạn ở một biến thể của DRAM hiện tại.

Từ 16 tầng thử nghiệm tới DRAM sản xuất hàng loạt còn một khoảng dài

Con số 16 tầng của Samsung rất dễ tạo ấn tượng rằng DRAM sắp lặp lại quỹ đạo “hàng trăm layer” của NAND. Dữ liệu hiện có chưa cho phép kết luận như vậy. Paper chỉ chứng minh một cấu trúc 16-tier có transistor GAA, capacitor ngang và bonding periphery hoạt động ở mức thiết bị; nó không công bố yield ở quy mô sản xuất, cost per bit hay thời điểm thương mại hóa.

Để VS-DRAM trở thành sản phẩm, ngành phải trả lời ít nhất ba câu hỏi. Thứ nhất, mỗi tier bổ sung có tăng mật độ nhanh hơn mức nó làm tăng số bước process và defect hay không. Thứ hai, các transistor và capacitor ở tầng cao và tầng thấp có giữ được phân bố electrical characteristic đủ hẹp để một memory array lớn hoạt động ổn định hay không. Thứ ba, periphery, interconnect và thermal budget có scale cùng số tier hay cuối cùng trở thành nút thắt mới.

DRAM vì vậy chưa hết đường với scaling phẳng; các hãng vẫn còn EUV, vật liệu mới, Vertical Gate, wafer bonding và nhiều tối ưu capacitor để khai thác. Nhưng Samsung 16-tier VS-DRAM và SK hynix 4F² VG cho thấy roadmap đã bắt đầu thay đổi ngôn ngữ. Câu hỏi không còn chỉ là transistor thế hệ sau nhỏ thêm bao nhiêu nanomet. Ngày càng nhiều nghiên cứu đang hỏi một câu khác: nếu mặt phẳng đã quá chật, tại sao không xây tầng tiếp theo ở phía trên?