High-NA EUV không chỉ dành cho CPU: DRAM tương lai cũng bắt đầu cần cỗ máy lithography cực đoan nhất thế giới
Samsung nói sẽ đưa High-NA EUV của ASML vào sản xuất DRAM số lượng lớn từ năm 2028. Memory vốn đã dùng EUV nhiều năm, nhưng khi pitch tiếp tục co lại, độ phân giải 0,55 NA có thể giúp một số lớp critical tránh phải pattern nhiều lần.
High-NA EUV thường được nhắc cùng những CPU và logic node nhỏ nhất, nơi transistor phải tiếp tục co xuống vùng ångström. Nhưng Samsung vừa đặt một mốc khác cho công nghệ lithography đắt và phức tạp nhất hiện nay: hãng dự kiến đưa High-NA EUV vào sản xuất DRAM số lượng lớn từ năm 2028, theo thỏa thuận hợp tác mở rộng với ASML công bố ngày 8/9/2026.
Đây không phải lần đầu DRAM dùng EUV. Samsung đã sản xuất DRAM với EUV từ đầu thập niên này và từng áp dụng EUV cho năm lớp trên DRAM 14 nm. Điều mới là bước chuyển từ hệ thống EUV 0,33 NA hiện tại sang thế hệ High-NA 0,55 NA — loại máy có thể in các chi tiết nhỏ hơn trong một lần phơi sáng và được phát triển trước hết cho những lớp patterning khó nhất của logic tiên tiến.
Với DRAM, ý nghĩa không nằm ở việc biến chip nhớ thành CPU. Hai loại chip có kiến trúc rất khác nhau. Điểm chung là khi khoảng cách giữa các cấu trúc tiếp tục thu hẹp, cả logic lẫn memory đều đụng cùng một giới hạn quang học: một pattern quá nhỏ sẽ không còn dễ in bằng một lần exposure trên hệ thống EUV hiện tại.
DRAM đã đi vào EUV từ lâu, nhưng High-NA là một nấc khác
Samsung bắt đầu giao DRAM thương mại có EUV từ năm 2020 và đến năm 2021 công bố sản xuất hàng loạt DRAM 14 nm DDR5 với năm lớp EUV. Khi đó, hãng cho biết việc dùng EUV giúp tăng độ chính xác patterning ở vùng 10 nm-class, cải thiện mật độ bit và giảm số bước so với những flow dựa nhiều hơn vào ArF immersion cùng multi-patterning.
Những máy đó thuộc dòng NXE của ASML với numerical aperture 0,33. High-NA EUV, ở dòng EXE, tăng NA lên 0,55 nhưng vẫn dùng ánh sáng EUV bước sóng 13,5 nm. Theo ASML, EXE:5000 và EXE:5200B đạt độ phân giải 8 nm, cho phép in feature nhỏ hơn khoảng 1,7 lần so với NXE trong một exposure.
NA có thể hiểu là khả năng của hệ quang học thu và hội tụ ánh sáng. Khi NA tăng, scanner có thể phân biệt các chi tiết nằm gần nhau hơn trên mask rồi chuyển pattern đó xuống wafer. Với chip ngày càng dày đặc, đây là cách kéo dài single-patterning trước khi nhà sản xuất phải tách một layer thành nhiều lần exposure và etch.
Vì sao DRAM cần độ phân giải cao đến vậy?
Một ô DRAM cơ bản chỉ cần một transistor và một capacitor, nhưng hàng tỷ ô phải được lặp lại với khoảng cách cực nhỏ và sai số rất thấp. Càng thu nhỏ cell, các lớp như word line, bit line, contact và những pattern phục vụ cell array càng khó giữ đúng kích thước, khoảng cách và overlay.
Ở một số pitch, EUV 0,33 NA vẫn có thể tiếp tục được kéo dài bằng kỹ thuật process hoặc multi-patterning. Nhưng mỗi lần phải chia pattern thành hai hay nhiều bước, flow sản xuất trở nên dài hơn: thêm exposure, thêm mask, thêm etch và thêm cơ hội tích lũy sai lệch overlay. High-NA hấp dẫn ở chỗ một số pattern vốn cần nhiều bước có thể quay lại single exposure.
ASML mô tả mục tiêu này là giảm process complexity, cycle time và defect opportunity. Samsung cũng dùng ngôn ngữ tương tự trong thông báo mới: hãng kỳ vọng độ phân giải cao hơn của High-NA sẽ kéo dài roadmap thu nhỏ DRAM, đồng thời đơn giản hóa quy trình và cải thiện hiệu quả sản xuất.
Imec đã in layout DRAM bằng High-NA trước khi Samsung đặt mốc 2028
Khả năng dùng High-NA cho memory không chỉ tồn tại trên roadmap. Tháng 8/2024, imec và ASML công bố các pattern đầu tiên từ phòng lab High-NA EUV chung tại Veldhoven, trong đó có một DRAM-specific layout ở pitch 32 nm được in bằng một lần exposure trên scanner 0,55 NA.
Con số 32 nm ở đây là pitch của cấu trúc thử nghiệm, không phải tên một “DRAM node 32 nm”. Kết quả có ý nghĩa như một bằng chứng patterning: hệ sinh thái scanner, resist và process đã có thể tái tạo một layout liên quan tới DRAM với single exposure ở kích thước mà nhóm nghiên cứu quan tâm.
Đến tháng 3/2026, imec nhận hệ thống EXE:5200 High-NA EUV vào cleanroom 300 mm của mình để đưa các nghiên cứu patterning tới môi trường gần với sản xuất hơn. Imec nói thẳng rằng công cụ này nhắm tới cả sub-2 nm logic lẫn high-density memory.
2028 là kế hoạch HVM, không phải DRAM High-NA đã sẵn sàng hôm nay
Thông báo của Samsung đáng chú ý vì hãng dùng cụm high-volume manufacturing, không chỉ nói R&D. Samsung cho biết muốn trở thành nhà sản xuất đầu tiên đưa High-NA EUV vào DRAM HVM từ năm 2028.
Tuy vậy, đây vẫn là kế hoạch tương lai. Samsung chưa công bố trong thông báo ngày 8/9 DRAM generation cụ thể nào sẽ dùng High-NA, bao nhiêu layer sẽ chuyển sang 0,55 NA, hay throughput và cost-per-bit của flow mới sẽ ra sao. Những chi tiết đó mới quyết định liệu High-NA có đem lại lợi thế kinh tế đủ lớn so với việc tiếp tục tối ưu EUV 0,33 NA.
Lịch sử EUV cho thấy độ phân giải không phải tiêu chí duy nhất. Một scanner muốn đi vào fab memory phải đạt uptime, overlay, defectivity và throughput phù hợp với sản lượng cực lớn của DRAM. Chi phí của scanner và toàn bộ ecosystem mask, resist, metrology cũng phải được bù lại bằng số bước process giảm được hoặc mật độ bit tăng thêm.
High-NA cũng có một nhược điểm quang học: exposure field nhỏ hơn
Để đạt NA 0,55 mà vẫn sử dụng mask format hiện tại, dòng EXE dùng hệ quang anamorphic. Hệ quả là vùng exposure trên wafer nhỏ bằng khoảng một nửa so với NXE. Một die logic rất lớn có thể phải được chia thành nhiều field rồi “stitch” lại, tạo thêm giới hạn về thiết kế và năng suất.
Đó là lý do Samsung đồng thời tham gia sáng kiến phát triển photomask 12 inch do ASML dẫn dắt. Ngành semiconductor đã dùng mask 6 inch trong nhiều thập niên; mask lớn hơn được kỳ vọng giúp High-NA xử lý field lớn hơn, giảm stitching constraint và cải thiện fab productivity.
Phần này đặc biệt quan trọng với logic die khổng lồ như accelerator AI. Với DRAM, die geometry và pattern lặp lại khác logic, nên 12-inch mask không phải lý do cốt lõi khiến memory cần High-NA. Hai thông báo xuất hiện cùng nhau vì chúng giải quyết hai trở ngại khác nhau trên con đường đưa 0,55 NA vào sản xuất rộng hơn.
High-NA không giải quyết toàn bộ bài toán thu nhỏ DRAM
Lithography chỉ là một phần của DRAM scaling. Khi cell nhỏ lại, capacitor vẫn phải giữ đủ điện tích dù diện tích footprint giảm, dẫn tới cấu trúc ngày càng cao và khó etch. Cell transistor phải kiểm soát leakage tốt hơn; contact resistance, material integration và độ đồng đều trên wafer cũng trở nên khó hơn.
Vì vậy, một scanner có độ phân giải 8 nm không đồng nghĩa DRAM có thể tiếp tục co vô hạn. High-NA chủ yếu tháo một nút thắt ở patterning: giúp nhà sản xuất tạo một số lớp critical với ít bước hơn và giữ roadmap shrink tiếp tục thêm vài thế hệ.
Điểm đáng chú ý của mốc 2028 là memory đang bước vào cùng vùng công nghệ lithography từng được xem như sân chơi của logic tiên tiến. EUV 0,33 NA đã trở thành công cụ sản xuất DRAM; nếu Samsung đạt kế hoạch, High-NA cũng sẽ đi theo con đường đó. Khi mật độ memory tăng đủ cao, vấn đề của DRAM và CPU bắt đầu gặp nhau ở một nơi rất cụ thể: cả hai đều cần in những pattern mà hệ quang học cũ không còn muốn in trong một lần.
