Không phải mọi dữ liệu đều chạy cùng tốc độ: Transistor mới có thể tự điều chỉnh cách nó “nhớ thời gian”

Camera không nhìn thế giới theo một nhịp duy nhất. Nhịp tim, giọng nói, rung động máy móc, chuyển động của xe hay biến thiên thời tiết đều mang thông tin ở những thang thời gian khác nhau. Nhưng phần cứng xử lý dữ liệu thời gian thường có một vấn đề cơ bản: mỗi phần tử vật lý có một “tốc độ nhớ” gần như cố định.

Một nhóm nghiên cứu tại Korea Advanced Institute of Science and Technology (KAIST), với sự tham gia của các nhà nghiên cứu Samsung Electronics, vừa trình diễn một loại programmable dynamic memtransistor — PDM — có thể thay đổi chính đặc tính thời gian của nó bằng lập trình phần cứng.

Thay vì mọi transistor đều phản ứng rồi “quên” tín hiệu cũ với cùng tốc độ, PDM có thể được đặt ở nhiều trạng thái khác nhau. Trong các phép đo, hằng số thư giãn của thiết bị được điều chỉnh từ khoảng 0,71 ms lên 3,76 ms, tức thay đổi hơn 5 lần.

Điều đó biến một transistor từ một công tắc đơn thuần thành một phần tử có thể mang trí nhớ ngắn hạn với tốc độ phai có thể lập trình.

Nghiên cứu được công bố trên Nature Communications ngày 4/7/2026. Mục tiêu của nhóm không phải tạo thêm một loại RAM mới, mà giải quyết một bài toán khác: làm sao để phần cứng AI xử lý trực tiếp các chuỗi dữ liệu có nhiều nhịp thời gian mà không cần quá nhiều tiền xử lý, mạch phụ hoặc sao chép dữ liệu qua lại.

“Nhớ thời gian” ở transistor nghĩa là gì?

Trong máy tính thông thường, khi nói tới bộ nhớ, người ta thường nghĩ tới việc lưu một bit 0 hoặc 1 trong RAM, flash hay SSD.

Nhưng trong xử lý dữ liệu thời gian, còn một dạng “nhớ” khác quan trọng không kém: trạng thái hiện tại của hệ thống vẫn bị ảnh hưởng bởi những gì vừa xảy ra trước đó.

Ví dụ, để hiểu một từ trong câu nói, hệ thống không chỉ cần âm thanh ở đúng thời điểm hiện tại. Nó phải giữ lại một phần thông tin của các âm tiết trước. Một cảm biến rung cũng cần biết dao động vừa xảy ra cách đây vài mili giây để phân biệt một cú va đập đơn lẻ với một dao động tuần hoàn.

Trong reservoir computing — một nhánh điện toán neuromorphic — tính chất này được gọi là short-term memory. Một phần tử vật lý nhận tín hiệu, trạng thái của nó thay đổi, rồi dần quay trở lại trạng thái ban đầu sau khi tín hiệu biến mất.

Tốc độ quay về đó được mô tả bằng hằng số thời gian thư giãn, thường ký hiệu là τ.

τ nhỏ nghĩa là phần tử “quên” nhanh. τ lớn nghĩa là ảnh hưởng của tín hiệu trước tồn tại lâu hơn.

Vấn đề là dữ liệu ngoài đời không có cùng một τ

Một thiết bị chỉ có một hằng số thời gian cố định sẽ giỏi ở một khoảng tốc độ nhất định nhưng kém hơn với những tín hiệu biến đổi nhanh hoặc chậm hơn quá nhiều.

Hãy tưởng tượng một hệ thống phải phân tích đồng thời dữ liệu từ xe tự hành.

• Rung động của bánh xe có thể thay đổi ở thang mili giây.
• Chuyển động của người đi bộ diễn ra chậm hơn.
• Xu hướng vận tốc hoặc hướng di chuyển có thể kéo dài qua nhiều khung hình.

Nếu toàn bộ phần cứng chỉ có một “cửa sổ nhớ” cố định, nó phải dựa vào thuật toán để biến đổi, kéo giãn, lấy mẫu lại hoặc tạo nhiều bản sao của tín hiệu đầu vào.

Nhóm KAIST cho rằng điều đó làm tăng độ phức tạp, năng lượng và lượng phần cứng cần thiết.

Ý tưởng của PDM là đưa khả năng chọn thang thời gian xuống ngay bản thân transistor.

PDM không tự suy nghĩ để đổi tốc độ — nó được lập trình

Cụm từ “transistor tự điều chỉnh cách nó nhớ thời gian” dễ khiến người đọc hình dung thiết bị tự quan sát dữ liệu rồi tự quyết định phải nhớ bao lâu.

Đó chưa phải điều nghiên cứu chứng minh.

Chính xác hơn, PDM có động lực học thời gian có thể lập trình. Người vận hành hoặc hệ thống điều khiển có thể đặt transistor vào một trong nhiều trạng thái. Sau khi được đặt, trạng thái này vẫn được giữ mà không cần duy trì điện áp bias liên tục.

Nhờ vậy, một mảng transistor có thể được cấu hình sao cho transistor này phản ứng nhanh, transistor khác giữ ảnh hưởng lâu hơn, tạo ra một tập hợp “bộ lọc thời gian” vật lý hoạt động song song.

Bên trong transistor có hai lớp nhớ với hai nhiệm vụ khác nhau

Thiết kế của PDM dựa trên một gate stack có hai chức năng.

Lớp thứ nhất là charge storage layer (CSL), làm từ indium gallium zinc oxide — IGZO — dày khoảng 5 nm. Lớp này chịu trách nhiệm cho hành vi nhớ ngắn hạn và dễ phai.

Lớp thứ hai là charge trap layer (CTL), gồm cấu trúc SiO₂/HfO₂/SiO₂. Trong đó lớp HfO₂ đóng vai trò giữ electron theo cách không bay hơi, tương tự về nguyên lý với một số cấu trúc charge-trap flash.

Hai lớp này không lưu cùng một loại thông tin.

CSL phản ứng nhanh với tín hiệu đang đến và rồi tự phục hồi. CTL giữ trạng thái lập trình lâu hơn và dùng trạng thái đó để điều chỉnh tốc độ phục hồi của CSL.

Nói cách khác, một lớp “nhớ tín hiệu vừa xảy ra”, còn lớp kia “nhớ transistor nên quên tín hiệu đó nhanh hay chậm”.

Cơ chế bắt đầu từ việc electron bị giữ lại

Khi một xung điện áp ngắn được đưa vào gate, electron từ kênh silicon có thể bị bẫy trong các trạng thái khuyết tật của IGZO.

Điều này làm thay đổi vùng depletion trong kênh và khiến độ dẫn giảm.

Khi xung kết thúc, electron dần thoát khỏi các bẫy. Độ dẫn của transistor từ từ quay về mức ban đầu.

Chính quá trình “bẫy rồi giải phóng” này tạo ra ký ức ngắn hạn.

Nếu electron chỉ đi vào các bẫy nông, chúng thoát ra nhanh và τ nhỏ. Nếu các trạng thái bẫy sâu hơn tham gia, quá trình phục hồi chậm hơn và τ tăng.

PDM khai thác đúng điểm này.

Lớp HfO2 dùng để thay đổi độ sâu của “ký ức”

Trước khi xử lý tín hiệu, CTL có thể được lập trình bằng xung điện áp ở gate. Trong thí nghiệm, nhóm sử dụng các xung dương từ 14 V tới 20 V, rộng 1 ms, để tạo các trạng thái lập trình khác nhau.

Electron được đưa vào lớp HfO₂ và lưu lại ở đó sau khi điện áp biến mất.

Điện tích này làm thay đổi độ uốn của các dải năng lượng trong vùng CSL và kênh silicon. Khi band structure thay đổi, tập hợp trạng thái bẫy mà electron có thể tiếp cận cũng thay đổi.

Ở trạng thái ít được lập trình, các bẫy nông đóng vai trò lớn hơn nên tín hiệu phai nhanh.

Ở trạng thái lập trình cao hơn, các bẫy sâu đóng góp nhiều hơn, năng lượng kích hoạt tăng và electron mất nhiều thời gian hơn để thoát ra.

Kết quả là một tham số vốn thường bị quyết định bởi vật liệu và cấu trúc chế tạo — tốc độ thư giãn — trở thành một đại lượng có thể điều chỉnh sau khi thiết bị đã được sản xuất.

Từ 0,71 ms tới 3,76 ms bằng cùng một transistor

Nhóm nghiên cứu thiết lập tám trạng thái cho CTL, từ state 0 tới state 7.

Khi cùng một xung 5 V, rộng 150 ns được đưa vào transistor, cả tám trạng thái đều phản ứng bằng cách thay đổi dòng dẫn rồi dần phục hồi.

Nhưng tốc độ phục hồi khác nhau rõ rệt.

Hằng số thời gian tăng từ khoảng 0,71 ms ở state 0 lên 3,76 ms ở state 7, tương đương khoảng 5 lần.

Độ biến thiên giữa các chu kỳ được báo cáo dưới 2% trong phép đo tương ứng, cho thấy đây không chỉ là nhiễu ngẫu nhiên của thiết bị.

Ở quy mô mảng 16 × 16, nhóm vẫn quan sát được dải điều chỉnh hằng số thời gian khoảng 4,5 lần.

Tại sao nhiều tốc độ nhớ lại hữu ích?

Một hệ thống reservoir computing biến tín hiệu đầu vào thành một tập hợp trạng thái nội bộ phong phú. Sau đó chỉ lớp đầu ra tương đối đơn giản cần được huấn luyện.

Điểm khó là một reservoir vật lý có động lực học quá đồng nhất sẽ chỉ nhìn thấy tốt một nhóm đặc trưng thời gian.

Nếu tạo nhiều sub-reservoir có τ khác nhau, cùng một tín hiệu có thể được nhìn qua nhiều “cửa sổ thời gian” song song.

Một phần tử phản ứng nhanh sẽ nhạy với thay đổi ngắn hạn.

Một phần tử có τ dài hơn sẽ tích hợp ảnh hưởng qua khoảng thời gian lớn hơn.

Tổng hợp hai loại phản ứng giúp hệ thống nhận ra cấu trúc nhiều thang thời gian trong cùng chuỗi dữ liệu.

Giống như có nhiều loại “quán tính” trong một bộ não nhân tạo

Não sinh học không dùng một hằng số thời gian duy nhất cho mọi quá trình.

Các synapse, neuron và mạng thần kinh phản ứng trên nhiều khoảng thời gian khác nhau. Một số thay đổi chỉ tồn tại mili giây; một số ảnh hưởng kéo dài lâu hơn nhiều.

Đó là một phần lý do hệ thần kinh có thể xử lý đồng thời âm thanh nhanh, chuyển động, nhịp sinh học và bối cảnh dài hơn.

PDM không tái tạo đầy đủ sinh học đó. Nhưng nó đưa một nguyên tắc tương tự vào phần cứng: thay vì ép mọi phần tử phải có cùng động lực học, cho phép nhiều tốc độ suy giảm trạng thái cùng tồn tại.

Bài kiểm tra với tín hiệu nhiều tần số cho thấy lợi ích rất lớn

Để kiểm tra thiết bị, nhóm tạo một bài toán dự đoán gọi là multiple superimposed oscillator — MSO.

Tín hiệu đầu vào được hình thành bằng cách cộng ba dao động sin có tần số khác nhau. Kết quả là một chuỗi thời gian phức tạp với nhiều thang đặc trưng chồng lên nhau.

Khi chỉ dùng một trạng thái PDM làm reservoir, hệ thống dự đoán tốt trong chưa tới khoảng 10 bước đầu rồi nhanh chóng lệch khỏi tín hiệu thực. Sai số NMSE trong 300 bước kiểm tra vào khoảng 2,9 × 10⁻¹.

Khi sử dụng tám trạng thái thời gian khác nhau làm một “wide reservoir”, NMSE giảm xuống khoảng 6,8 × 10⁻³.

Nhóm mô tả đây là mức giảm sai số khoảng 40 lần.

Quan trọng hơn, các phép phân tích đối chứng cho thấy cải thiện chủ yếu đến từ sự đa dạng của hằng số thời gian, không đơn giản chỉ vì mỗi trạng thái có mức dòng điện khác nhau.

Mảng 16 × 16 còn được thử với hệ hỗn loạn Lorenz

Nhóm không dừng ở một transistor đơn lẻ.

Họ chế tạo mảng PDM 16 × 16 với cấu hình hai transistor cho mỗi cell để hạn chế các đường dòng không mong muốn.

Sau đó hệ thống được thử trên Lorenz attractor — một hệ động lực học hỗn loạn kinh điển thường được dùng để đánh giá khả năng dự báo chuỗi thời gian phi tuyến.

Ba tín hiệu x(t), y(t) và z(t) được đưa vào các hàng khác nhau của mảng. Mỗi hàng chứa các PDM được lập trình ở nhiều trạng thái thời gian khác nhau.

Với 24 trạng thái reservoir thu được từ mảng 3 × 8, hệ thống đạt NMSE khoảng 2,8 × 10⁻³ trong bài toán dự đoán Lorenz.

Khi cùng số lượng thiết bị chỉ sử dụng một trạng thái thời gian, NMSE khoảng 1,2 × 10⁻².

Kết quả của cấu hình đa thời gian cũng được báo cáo là đạt độ chính xác tương đương cách tiếp cận reservoir bằng phần mềm trong thiết lập thử nghiệm của nhóm.

Không cần bias liên tục để giữ “tốc độ quên”

Một số nghiên cứu trước đây có thể thay đổi dynamics của phần tử bằng cách duy trì điện áp ở một gate bổ sung.

Nhược điểm là hệ thống phải liên tục cung cấp bias, tăng dây dẫn, mạch ngoại vi và năng lượng.

PDM giải quyết vấn đề này bằng CTL không bay hơi.

Sau khi electron được lưu trong HfO₂, trạng thái band bending vẫn được duy trì khi xung lập trình biến mất.

Trong thử nghiệm retention, hằng số thời gian thay đổi dưới 5% sau 3.000 giây ở trường hợp xấu nhất mà nhóm báo cáo.

Điều đó chưa tương đương yêu cầu retention nhiều năm của bộ nhớ thương mại, nhưng đủ để minh họa nguyên lý: đặc tính thời gian có thể được cài đặt rồi sử dụng mà không cần giữ gate bias liên tục.

Năng lượng 0,21 aJ nghe cực nhỏ — nhưng cần đọc đúng

Bài báo ước tính năng lượng phía gate cho quá trình điều biến độ dẫn bay hơi là khoảng 0,21 attojoule cho 100 xung trong điều kiện phép đo tương ứng.

Con số này xuất phát từ dòng rò gate rất nhỏ khi xung đầu vào có biên độ 3 V và độ rộng 50 ns.

Tuy nhiên, không nên hiểu đây là tổng năng lượng để cả hệ thống xử lý 100 mẫu dữ liệu.

Thiết bị còn tiêu thụ năng lượng ở phía drain để đọc trạng thái. Nhóm ước tính năng lượng đọc khoảng 125 pJ cho mỗi lần đọc trong thiết lập thí nghiệm.

Việc lập trình CTL ở điện áp tối đa 20 V cũng cần khoảng 16,2 pJ cho một xung lập trình 1 ms.

Ưu điểm là quá trình lập trình dynamics không diễn ra cho mỗi mẫu dữ liệu; nó đóng vai trò cấu hình trước, sau đó thiết bị mới xử lý chuỗi tín hiệu.

Tốc độ chuyển mạch 50 ns và 10 triệu xung thử độ bền

Nghiên cứu báo cáo PDM có thể nhận các xung đầu vào ngắn cỡ 50 ns.

Trong phép kiểm tra endurance, thiết bị duy trì hành vi switching ổn định sau tổng cộng khoảng 10⁷ xung trong điều kiện đo của nhóm.

Ở cả tám trạng thái CTL, dynamics của CSL cũng cho mức biến thiên dưới 3% qua 2 × 10⁵ xung đầu vào được đánh giá theo các chu kỳ lấy mẫu.

Đây là dấu hiệu tích cực cho một nguyên mẫu nghiên cứu, nhưng vẫn còn xa so với việc chứng minh tuổi thọ của một chip thương mại hoạt động liên tục nhiều năm.

Tại sao thiết kế này được gọi là memtransistor?

Memtransistor là một thuật ngữ rộng cho các transistor mà trạng thái dẫn không chỉ phụ thuộc vào điện áp hiện tại, mà còn mang dấu vết của lịch sử kích thích trước đó.

PDM có cả hai dạng memory trong cùng cấu trúc:

• volatile memory: electron tạm thời bị giữ trong CSL, tạo phản ứng rồi tự phai;
• non-volatile memory: điện tích trong CTL giữ cấu hình xác định tốc độ phai của phản ứng.

Sự kết hợp này là điểm khác biệt quan trọng.

Nó tách “nội dung vừa xảy ra” khỏi “quy tắc thời gian dùng để xử lý nội dung đó”.

Điều này khác RAM hoặc flash như thế nào?

RAM và flash được tối ưu để lưu một giá trị càng chính xác càng tốt.

PDM lại tận dụng việc trạng thái không ổn định ở CSL như một tính năng tính toán.

Nếu một giá trị trong DRAM tự phai không kiểm soát, đó là vấn đề.

Trong reservoir computing, việc trạng thái tự phai theo thời gian lại chính là thứ giúp phần cứng mã hóa lịch sử gần của tín hiệu.

Vì vậy PDM không phải ứng viên thay thế SSD hay RAM. Nó là một phần tử tính toán thời gian có tích hợp bộ nhớ vật lý.

Tại sao edge AI cần kiểu phần cứng này?

Rất nhiều ứng dụng AI ở edge không xử lý ảnh tĩnh mà xử lý chuỗi tín hiệu liên tục: camera sự kiện, radar, microphone, cảm biến rung, điện tâm đồ, cảm biến xúc giác và dữ liệu chuyển động.

Kiến trúc von Neumann thông thường phải chuyển dữ liệu từ cảm biến tới bộ nhớ, rồi tới bộ xử lý, rồi lại qua bộ nhớ trong nhiều vòng.

Nếu phần cứng ngay gần cảm biến đã có thể thực hiện một phần biến đổi thời gian và trích xuất đặc trưng, lượng dữ liệu phải truyền đi có thể giảm.

Nhóm nghiên cứu đề xuất PDM có thể mở rộng tới near-sensor temporal filtering, mã hóa tín hiệu thích nghi và các khối neuron hoặc dendrite nhân tạo có tốc độ tích hợp và suy giảm có thể cấu hình.

Ví dụ: một robot không cần “nhớ” rung động và tư thế cùng một thời gian

Giả sử một robot có cảm biến xúc giác ở đầu ngón tay, IMU trong thân và microphone.

Một cú trượt rất nhanh ở bề mặt cần phản ứng tức thời và cửa sổ nhớ ngắn.

Sự thay đổi tư thế diễn ra chậm hơn và cần tích hợp tín hiệu qua khoảng thời gian dài hơn.

Giọng nói lại có cấu trúc ở nhiều thang thời gian cùng lúc — từ dao động âm thanh, âm vị cho tới âm tiết.

Một hệ thống có nhiều PDM với τ khác nhau có thể biến cùng tín hiệu thành nhiều đại diện thời gian trước khi gửi tới lớp đọc cuối cùng.

Đó là lý do nhóm KAIST mô tả kiến trúc này như một wide reservoir: thay vì đào một reservoir thật sâu, họ đặt nhiều sub-reservoir có dynamics khác nhau cạnh nhau.

“Không phải mọi dữ liệu đều chạy cùng tốc độ” là vấn đề của cả thuật toán lẫn vật lý

Trong phần mềm, việc xử lý nhiều thang thời gian không mới.

Mạng recurrent, LSTM, temporal convolution, state-space model và transformer đều có những cách khác nhau để học quan hệ giữa các thời điểm.

Nhưng khi tất cả chức năng đó được mô phỏng bằng transistor CMOS thông thường, bản thân transistor không có ký ức thời gian hữu ích. Tính động phải được xây dựng từ rất nhiều cổng logic, ô nhớ và phép toán.

Physical reservoir computing theo đuổi hướng ngược lại: để vật lý của thiết bị thực hiện một phần phép biến đổi miễn phí.

Thay vì tính toán bằng phần mềm rằng tín hiệu nên suy giảm theo hàm mũ, một transistor có trạng thái vật lý vốn tự suy giảm theo thời gian.

PDM bổ sung thêm một bước: tốc độ của hàm suy giảm đó có thể được lập trình.

CMOS-compatible không đồng nghĩa “có thể sản xuất ngay”

Bài báo nhấn mạnh cấu trúc PDM sử dụng quy trình và vật liệu tương thích rộng với công nghệ CMOS.

Thiết bị được chế tạo trên silicon-on-insulator; lớp IGZO được lắng đọng bằng sputtering, còn stack SiO₂/HfO₂/SiO₂ được hình thành bằng atomic layer deposition.

Đây là lợi thế đáng kể so với những thiết bị neuromorphic phụ thuộc vào vật liệu rất khó tích hợp.

Tuy nhiên, “CMOS-compatible” không có nghĩa một foundry có thể đưa thiết bị vào CPU thương mại ngay ngày mai.

Các vấn đề còn phải giải quyết gồm điện áp lập trình tương đối cao, retention dài hạn, độ đồng đều trên wafer lớn, variation giữa cell, độ bền qua vòng đời thực, mạch đọc và chi phí tích hợp với logic hiện có.

Điện áp lập trình 14–20 V là một giới hạn cần chú ý

Để đặt các trạng thái CTL, nhóm sử dụng xung từ 14 tới 20 V trong thí nghiệm.

Đây là điện áp cao hơn nhiều so với logic transistor tiên tiến.

Nó không nhất thiết loại bỏ công nghệ, vì flash memory cũng sử dụng cơ chế tạo điện trường lớn với charge trapping hoặc tunnelling. Nhưng một chip thực tế sẽ cần mạch tạo điện áp, cách ly transistor và tối ưu stack điện môi để giảm overhead.

Nhóm cho rằng retention và đặc tính lập trình có thể tiếp tục được tối ưu thông qua độ dày tunnelling oxide và quy trình chế tạo.

Điểm mới thực sự không phải “transistor biết nhớ”

Transistor có hiệu ứng memory, memristor và synaptic transistor đã tồn tại trong nghiên cứu nhiều năm.

Cũng đã có các thiết bị reservoir computing sở hữu dynamics vật lý tự nhiên.

Điểm mới của nghiên cứu năm 2026 là tích hợp khả năng điều chỉnh dynamics không bay hơi trực tiếp trong một memtransistor ba cực có cấu trúc đơn giản, sau đó trình diễn khả năng đó ở cấp mảng cho xử lý chuỗi thời gian nhiều thang.

Thay vì chế tạo nhiều loại thiết bị với vật liệu hoặc hình học khác nhau để có nhiều τ, cùng một thiết kế PDM có thể được lập trình thành nhiều “tốc độ nhớ”.

Một transistor có hai loại ký ức

Có thể tóm tắt PDM bằng một nghịch lý thú vị.

Để xử lý thời gian, transistor cần biết quên.

Nó phải giữ ảnh hưởng của tín hiệu trước đủ lâu để kết nối quá khứ với hiện tại, nhưng cũng phải để ảnh hưởng đó phai đi để tín hiệu mới không bị lịch sử cũ lấn át.

Và để việc quên trở nên hữu ích trên nhiều loại dữ liệu, transistor lại cần một dạng ký ức thứ hai: nhớ rằng nó nên quên nhanh hay chậm.

PDM thực hiện hai chức năng đó bằng hai lớp vật liệu khác nhau trong cùng gate stack.

CSL tạo ký ức ngắn hạn.

CTL lưu “cài đặt thời gian” dài hơn.

Kết quả là phần cứng không chỉ lưu trạng thái — nó có thể lưu cả cách trạng thái nên biến đổi theo thời gian.

Chưa phải bộ não trên chip, nhưng là bước tiến đáng chú ý cho điện toán theo thời gian

Nghiên cứu này không chứng minh một AI tự học hoàn toàn trong transistor, không thay thế GPU và cũng chưa tạo ra một chip neuromorphic thương mại.

Những gì nó chứng minh cụ thể hơn: một memtransistor có thể được lập trình để sở hữu nhiều hằng số thời gian khác nhau, giữ cấu hình đó mà không cần bias liên tục, và các dynamics đa dạng này giúp cải thiện rõ rệt bài toán dự đoán chuỗi thời gian trong phần cứng reservoir computing.

Đây là một thay đổi nhỏ về cách nhìn phần tử điện tử.

Trong chip truyền thống, transistor được kỳ vọng phải phản ứng nhanh và càng ít “nhớ” lịch sử càng tốt.

Trong phần cứng neuromorphic, ký ức ngắn hạn và sự chậm trễ có kiểm soát lại trở thành tài nguyên tính toán.

Và nếu dữ liệu ngoài đời thực không diễn ra cùng một tốc độ, có lẽ phần cứng xử lý nó cũng không nên bị khóa vào một tốc độ duy nhất.

Nguồn tham khảo

• Dae-won Kim và cộng sự, “Programmable memtransistor array with temporal dynamics modulation for efficient time-series data processing”, Nature Communications 17, 8311 (2026).
• PubMed: Programmable memtransistor array with temporal dynamics modulation for efficient time-series data processing.
• KAIST News Center, thông tin về programmable dynamic memtransistor, 2026.