Không chỉ GPU: Cuộc đua AI đang biến “đóng gói chip” thành ngành công nghệ trị giá hàng tỷ USD

AI accelerator hiện đại không còn là một GPU đơn lẻ mà là cả hệ thống chiplet, HBM và interconnect được ghép trong cùng package. CoWoS, 2.5D/3D, hybrid bonding và HBM packaging vì thế đang chuyển từ công đoạn backend ít được chú ý thành một trong những nút thắt và chiến trường đầu tư lớn nhất của ngành bán dẫn.

Tháng 8 28, 2026

Không chỉ GPU: Cuộc đua AI đang biến “đóng gói chip” thành ngành công nghệ trị giá hàng tỷ USD

Khi nói về cuộc đua phần cứng AI, phần lớn sự chú ý dồn vào GPU, tiến trình 2 nm hay số transistor. Nhưng một con chip AI mạnh đến đâu cũng gần như vô dụng nếu nhà sản xuất không thể ghép nó với hàng chục die bộ nhớ, interposer, substrate và các đường kết nối đủ nhanh để biến tất cả thành một hệ thống hoạt động.

Đó là lý do một công đoạn từng bị xem như phần “hậu kỳ” của ngành bán dẫn đang trở thành chiến trường công nghệ mới: advanced semiconductor packaging – đóng gói bán dẫn tiên tiến.

Trong mùa hè 2026, những dấu hiệu của cuộc dịch chuyển này xuất hiện dồn dập.

Nvidia ký thỏa thuận nhiều năm trị giá 1,5 tỷ USD với Amkor để mở rộng năng lực đóng gói và kiểm thử chip AI tại Mỹ. Trước đó một tháng, TSMC và Amkor thiết lập quan hệ hợp tác 10 năm về advanced packaging tại Arizona. Ngày 27/8, SK Hynix động thổ một cơ sở hơn 4 tỷ USD ở Indiana, nơi sẽ có dây chuyền đóng gói HBM và trung tâm R&D semiconductor cho AI.

Intel meanwhile đang quảng bá Fab 9 ở New Mexico như một trung tâm advanced packaging cho chiplet và AI, với Foveros, EMIB và các thế hệ kết nối 2.5D/3D mới.

Ở phía TSMC, CoWoS – công nghệ ghép logic die với high-bandwidth memory – đã trở thành một cái tên quan trọng đến mức các nhà phân tích theo dõi công suất packaging gần giống cách họ từng theo dõi công suất wafer fab.

Một báo cáo Gartner tháng 5/2026 thậm chí mô tả nút thắt AI đang chuyển từ bản thân GPU sang HBM và advanced packaging.

Vấn đề không còn chỉ là “ai chế tạo được transistor nhỏ nhất?”.

Nó ngày càng là: ai có thể ghép được nhiều silicon nhất, memory nhanh nhất và hàng nghìn đường kết nối nhất vào một package mà vẫn đạt yield, điện năng và nhiệt độ chấp nhận được?

“Đóng gói chip” ngày xưa chỉ là bước cuối – bây giờ nó quyết định kiến trúc

Trong hình dung truyền thống, chip được tạo xong trên wafer rồi mới đi sang backend.

Wafer được cắt thành từng die.

Die được đặt vào một package.

Dây hoặc bump nối chip với chân bên ngoài.

Package bảo vệ silicon khỏi môi trường và giúp nó gắn lên bo mạch.

Ở thế hệ chip đơn giản hơn, phần lớn trí tuệ của sản phẩm nằm trong die. Package chủ yếu là “vỏ và đường dây”.

AI accelerator hiện đại phá vỡ cách phân chia đó.

Một package có thể chứa:

một hoặc nhiều compute die;
I/O die;
hàng loạt chiplet chức năng;
6, 8, 12 hoặc nhiều stack HBM;
silicon interposer hoặc redistribution layer;
bridge kết nối die-to-die;
hàng nghìn đến hàng chục nghìn liên kết điện mật độ cao;
các cấu trúc cấp nguồn và tản nhiệt ngày càng phức tạp.

Trong trường hợp này, package không còn chỉ bọc con chip.

Package chính là một phần của con chip.

Tại sao AI buộc ngành bán dẫn phải ghép nhiều die lại với nhau?

Một lý do là giới hạn kích thước của lithography.

Một die không thể lớn tùy ý vì pattern trên wafer được tạo qua reticle có kích thước hữu hạn. Die càng lớn, yield cũng thường càng khó vì xác suất một khuyết tật rơi vào vùng silicon có ích tăng lên.

Trong khi đó, workload AI muốn nhiều thứ cùng lúc:

nhiều compute hơn;
nhiều SRAM/cache hơn;
memory bandwidth lớn hơn;
nhiều I/O hơn;
và điện năng cho mỗi bit dữ liệu thấp hơn.

Không thể mãi giải bài toán bằng cách làm một die monolithic ngày càng khổng lồ.

Giải pháp là chiplet.

Thay vì một khối silicon duy nhất, nhà thiết kế chia hệ thống thành nhiều die nhỏ hơn rồi ghép chúng lại bằng interconnect tốc độ rất cao.

Nhưng chiplet chỉ có ý nghĩa nếu đường nối giữa chúng đủ nhanh để hệ thống hoạt động gần giống một chip thống nhất.

Đây chính là nơi advanced packaging trở thành công nghệ kiến trúc.

AI không chỉ cần GPU nhanh – nó cần dữ liệu tới GPU đủ nhanh

Một accelerator có hàng chục nghìn đơn vị tính toán vẫn có thể phải chờ nếu dữ liệu không được đưa tới đủ nhanh.

Đây là biến thể của bài toán lâu đời gọi là memory wall.

Model AI hiện đại liên tục đọc weight, activation và KV cache. Với training hoặc inference quy mô lớn, bandwidth giữa processor và memory trở thành một trong những giới hạn hiệu năng quan trọng nhất.

DDR thông thường nằm xa processor hơn và không cung cấp đủ bandwidth trên một footprint nhỏ cho những accelerator cao cấp.

HBM giải bài toán bằng cách xếp nhiều lớp DRAM theo chiều dọc và đặt chúng ngay cạnh compute die.

Khoảng cách vật lý ngắn hơn.

Bus rộng hơn rất nhiều.

Bandwidth tăng lên mức nhiều terabyte mỗi giây.

Nhưng có một điều thường bị bỏ qua: HBM chỉ trở thành lợi thế khi package có thể nối những stack bộ nhớ này với processor bằng mật độ kết nối cực cao.

Nói cách khác, thành công của HBM và advanced packaging gắn chặt với nhau.

CoWoS là ví dụ dễ thấy nhất

TSMC gọi công nghệ chủ lực của mình là CoWoS – Chip-on-Wafer-on-Substrate.

Ở dạng đơn giản hóa, compute die và các stack HBM được đặt trên một interposer hoặc cấu trúc redistribution có mật độ dây rất cao. Cả cụm sau đó được gắn lên substrate lớn hơn.

TSMC hiện có nhiều biến thể CoWoS-S, CoWoS-R và CoWoS-L tùy loại interposer và yêu cầu kích thước.

Theo chính TSMC, CoWoS-S hiện hỗ trợ silicon interposer tới khoảng 3,3 lần reticle, còn CoWoS-L và CoWoS-R hướng tới package lớn hơn.

CoWoS-L 3,5 lần reticle đã vào volume production từ năm 2024, và các phiên bản tiếp tục được mở rộng để phục vụ AI/HPC.

Điểm đáng chú ý là giới hạn kích thước của “chip” giờ không còn trùng với giới hạn kích thước của một die.

Advanced packaging cho phép nhà thiết kế tạo ra một system-in-package lớn hơn nhiều lần reticle.

Chip AI đang biến thành một “bo mạch chủ thu nhỏ”

Nếu nhìn một package AI cao cấp từ trên xuống, nó ngày càng giống một motherboard cực nhỏ.

Logic, memory và chiplet khác nhau nằm cạnh nhau.

Các kết nối ngắn chạy qua silicon interposer hoặc bridge.

Cấp nguồn phải được phân phối đến nhiều die.

Nhiệt sinh ra ở nhiều hot spot khác nhau.

Mỗi thành phần có thể được sản xuất trên process node khác nhau.

Một I/O die không nhất thiết cần tiến trình mới nhất.

Compute tile có thể dùng node dẫn đầu.

Analog hoặc interface có thể dùng node trưởng thành hơn.

HBM đến từ một hãng memory khác.

Packaging là lớp biến các thành phần không đồng nhất đó thành một sản phẩm duy nhất – khái niệm được gọi là heterogeneous integration.

Đây là lý do advanced packaging bắt đầu cạnh tranh với wafer fab về tầm quan trọng

Trong nhiều thập kỷ, lợi thế cạnh tranh lớn nhất của ngành chip nằm ở front-end fabrication.

Ai có transistor nhỏ hơn, leakage thấp hơn, yield tốt hơn sẽ có lợi thế.

Lợi thế đó vẫn còn.

Nhưng khi scaling transistor trở nên đắt đỏ hơn, packaging cho phép cải thiện hệ thống theo hướng khác.

Thay vì ép mọi chức năng lên một node duy nhất, nhà thiết kế có thể tối ưu từng chiplet rồi kết nối chúng.

Thay vì cố mở rộng một die vượt reticle, package mở rộng diện tích hệ thống.

Thay vì kéo dữ liệu qua socket và PCB, HBM được kéo sát compute.

Thay vì chỉ tăng transistor density, ngành tăng system density.

Đây là lý do Intel gọi package chiplet hiện đại là một “silicon mosaic”.

Intel đặt cược vào EMIB và Foveros

TSMC không phải công ty duy nhất trong cuộc đua.

Intel đã đầu tư nhiều năm vào hai họ công nghệ nổi bật.

EMIB – Embedded Multi-die Interconnect Bridge dùng các bridge silicon nhỏ được nhúng trong substrate để nối những die nằm cạnh nhau mà không cần một silicon interposer phủ toàn bộ package.

Foveros đi theo hướng stacking, đặt die lên nhau theo chiều dọc.

Phiên bản Foveros Direct dùng hybrid bonding đồng–đồng để tạo kết nối die-to-die mật độ cao với điện trở thấp.

Intel cho biết các cơ sở advanced packaging tại New Mexico hiện có thể xây hệ thống ở quy mô khoảng 8 lần giới hạn reticle tiêu chuẩn và công ty nhắm tới hơn 12 lần vào năm 2028.

Thông điệp khá rõ: cuộc đua AI không còn bị giới hạn trong mặt phẳng 2D của một die.

Samsung cũng muốn bán cả memory, foundry và packaging như một hệ

Samsung có một vị trí đặc biệt vì tập đoàn vừa sản xuất logic, vừa có foundry, vừa sản xuất memory và có năng lực advanced packaging.

Trong GTC 2026, Samsung nhấn mạnh khả năng cung cấp một chuỗi AI semiconductor bao gồm HBM4/HBM4E, foundry và advanced packaging.

Tháng 7/2026, Samsung và Broadcom còn công bố mở rộng hợp tác trên memory, foundry và advanced packaging cho hạ tầng AI thế hệ mới.

Điều này phản ánh một xu hướng rộng hơn: khách hàng AI không chỉ mua wafer.

Họ mua một system integration roadmap.

Nvidia bỏ 1,5 tỷ USD vào năng lực packaging của Amkor

Một trong những dấu hiệu rõ nhất cho thấy backend đã trở thành tài sản chiến lược xuất hiện ngày 23/7/2026.

Amkor và Nvidia công bố thỏa thuận nhiều năm trị giá 1,5 tỷ USD.

Theo Amkor, Nvidia cung cấp khoản prepayment để hỗ trợ mở rộng năng lực advanced packaging tại Mỹ, bao gồm cơ sở Arizona.

Hai công ty cũng sẽ phối hợp phát triển công nghệ packaging và testing cho các nền tảng AI và accelerated computing thế hệ tiếp theo.

Đây không phải mô hình mua dịch vụ theo từng đơn hàng thông thường.

Khi một chip designer sẵn sàng đưa tiền trước để bảo đảm đối tác xây capacity, điều đó cho thấy packaging đã trở thành một resource cần được khóa từ sớm trong roadmap.

TSMC và Amkor ký luôn khung hợp tác 10 năm

Chỉ một tháng trước thỏa thuận Nvidia, TSMC và Amkor công bố quan hệ hợp tác 10 năm tại Mỹ.

TSMC sẽ có thể mua advanced packaging và test services từ Amkor, trong khi hai bên phối hợp mở rộng năng lực tại Arizona.

Amkor đang phát triển campus tại Peoria trên khu đất ban đầu 104 acre và tháng 5/2026 đã mua thêm 67 acre liền kề để dành cho mở rộng tương lai.

Bộ Thương mại Mỹ trước đó đã cấp tối đa 407 triệu USD hỗ trợ CHIPS Act cho dự án Amkor có mức đầu tư ban đầu khoảng 2 tỷ USD.

Đáng chú ý, đây được định vị là một trong những cơ sở OSAT advanced packaging high-volume đầu tiên ở Mỹ.

OSAT từ “nhà thầu backend” thành mắt xích chiến lược

OSAT là viết tắt của Outsourced Semiconductor Assembly and Test.

Trong mô hình cũ, các công ty OSAT thường được nhìn như nhà cung cấp dịch vụ assembly/test sau khi wafer fabrication đã hoàn tất.

Advanced packaging đang làm thay đổi vị trí của họ.

Nếu một OSAT sở hữu năng lực 2.5D, fan-out, hybrid bonding, HBM integration và test phức tạp, họ có thể trở thành một mắt xích quyết định sản lượng AI chip cuối cùng.

Amkor, ASE, JCET và các đối thủ khác vì vậy không còn chỉ cạnh tranh bằng chi phí lao động hoặc throughput.

Họ cạnh tranh bằng process technology, yield engineering và khả năng đồng phát triển với khách hàng.

SK Hynix bỏ hơn 4 tỷ USD để đưa HBM packaging sang Indiana

Ngày 27/8/2026, SK Hynix động thổ cơ sở advanced packaging tại Purdue Research Park ở West Lafayette, Indiana.

Khoản đầu tư được công bố ở mức hơn 4 tỷ USD.

Cơ sở dự kiến bắt đầu vận hành cleanroom trong nửa sau năm 2028 và hướng tới mass production HBM4E vào quý III/2029.

Wafers tiên tiến vẫn được sản xuất tại Hàn Quốc rồi gửi sang Indiana để packaging và testing.

Dự án nhận hỗ trợ tối đa 458 triệu USD grant và tới 500 triệu USD khoản vay từ chương trình CHIPS của Mỹ.

Điểm đáng chú ý ở đây là nhà máy không phải một DRAM fab hoàn chỉnh.

Nó tập trung mạnh vào advanced packaging cho AI memory.

Một công đoạn từng bị xem như “sau fab” giờ đủ chiến lược để nhận khoản đầu tư hàng tỷ USD và chính sách công nghiệp cấp quốc gia.

HBM bản thân nó cũng là một bài toán packaging

HBM không đơn giản là một chip DRAM nhanh.

Một stack HBM chứa nhiều DRAM die xếp theo chiều dọc.

Các die được nối thông qua TSV – through-silicon via – và các kỹ thuật bonding mật độ cao.

Điều đó tạo ra hai tầng packaging.

Tầng thứ nhất là xếp DRAM thành HBM stack.

Tầng thứ hai là ghép HBM stack với AI accelerator.

Khi số lớp HBM tăng và tốc độ data rate tăng, cả hai tầng đều khó hơn.

Độ chính xác alignment phải cao.

Wafer/die phải mỏng.

Nhiệt phải được đưa ra khỏi một stack dày đặc.

Yield của nhiều die phải được quản lý như một hệ thống.

Một lỗi ở một thành phần đắt tiền có thể làm mất giá trị của cả package.

Yield trở nên tàn nhẫn khi ghép nhiều thành phần đắt tiền

Hãy tưởng tượng một package chứa compute die rất lớn, nhiều HBM stack và một interposer lớn.

Mỗi thành phần riêng lẻ đều có giá trị cao.

Nếu lỗi assembly khiến một HBM stack không kết nối đúng sau khi toàn bộ package đã được ghép, thiệt hại không chỉ là một memory die.

Nó có thể kéo theo compute silicon đắt tiền và nhiều thành phần khác.

Đây là lý do known-good-die testing, inspection, metrology và test strategy trở thành phần quan trọng của advanced packaging economics.

Càng nhiều chiplet, bài toán yield càng chuyển từ “yield của một die” sang “yield của cả hệ thống”.

Package càng lớn, bài toán cơ học càng khó

Silicon, organic substrate, copper và các vật liệu khác không giãn nở giống nhau khi nhiệt độ thay đổi.

Một package AI lớn trải qua nhiều chu kỳ nhiệt khi assembly và vận hành.

Sự khác biệt hệ số giãn nở nhiệt có thể tạo:

warpage – cong vênh;
stress lên bump;
nứt lớp interconnect;
delamination;
fatigue sau nhiều chu kỳ nóng–lạnh.

Khi package lớn gấp nhiều lần reticle, bài toán cơ học trở thành một giới hạn công nghệ thật sự.

Advanced packaging vì thế không phải “dán nhiều chip lại với nhau”.

Nó là tổ hợp của semiconductor process, vật liệu, cơ học, nhiệt, điện và manufacturing control.

Thermal management đang tiến gần ranh giới của packaging

AI accelerator cao cấp tiêu thụ hàng trăm watt tới trên một kilowatt cho mỗi module hoặc package tùy kiến trúc.

Năng lượng đó cuối cùng biến thành nhiệt.

Việc xếp chip theo chiều dọc có lợi cho bandwidth nhưng có thể làm đường thoát nhiệt khó hơn.

HBM đặt sát logic giúp dữ liệu đi nhanh nhưng cũng làm package dày đặc hơn.

Hot spot không phân bố đều.

Vì vậy, thế hệ packaging tiếp theo phải được co-design với:

heat spreader;
cold plate;
liquid cooling;
thermal interface material;
power delivery network.

“Đóng gói” ngày càng lan tới cả bài toán làm mát ở cấp hệ thống.

Advanced packaging là cách kéo dài scaling khi Moore’s Law đắt hơn

Việc chuyển từ 5 nm xuống 3 nm rồi 2 nm vẫn mang lại cải tiến density và energy efficiency.

Nhưng chi phí fab, mask và design tăng rất mạnh.

Không phải mọi transistor đều cần process node dẫn đầu.

Chiplet cho phép nhà thiết kế trả giá 2 nm cho nơi thực sự cần, còn chức năng khác có thể ở node rẻ hơn.

Package sau đó nối chúng lại.

Vì thế advanced packaging thường được xem là một trong những cách tiếp tục system scaling khi traditional Moore’s Law không còn đủ một mình.

Điều này không thay thế transistor scaling.

Nó bổ sung một chiều scaling mới.

2.5D, 3D và 3.5D khác nhau thế nào?

Những thuật ngữ này không phải lúc nào cũng được các hãng định nghĩa hoàn toàn giống nhau, nhưng có thể hình dung theo cách đơn giản.

2.5D: nhiều die nằm cạnh nhau trên một interposer hoặc bridge mật độ cao.

CoWoS là ví dụ nổi bật.

3D: die được xếp trực tiếp lên nhau theo chiều dọc.

Foveros Direct hoặc SoIC thuộc nhóm công nghệ này.

3.5D: kết hợp nhiều stack 3D với các kết nối ngang kiểu 2.5D.

Mục tiêu cuối cùng là tạo một hệ thống nơi khoảng cách giữa các khối logic/memory ngắn đến mức chiplet hoạt động gần giống các block trên cùng một die.

Hybrid bonding có thể là “bước tiếp theo sau micro-bump”

Nhiều kiến trúc hiện nay dùng micro-bump để kết nối die.

Nhưng khi pitch phải nhỏ hơn, bump bắt đầu trở thành giới hạn về mật độ và điện năng.

Hybrid bonding nối trực tiếp copper pad và dielectric giữa hai bề mặt với pitch rất nhỏ.

Lợi ích tiềm năng gồm:

nhiều interconnect trên cùng diện tích;
điện trở thấp hơn;
bandwidth cao hơn;
năng lượng trên mỗi bit thấp hơn.

TSMC SoIC và Intel Foveros Direct đều nhấn mạnh hướng bonding mật độ cao này.

Nếu AI tiếp tục tăng mức độ 3D integration, hybrid bonding có thể trở thành một trong những process then chốt của backend tương lai.

Tại sao packaging lại trở thành bottleneck trước cả logic die?

Một phân tích của Epoch AI công bố tháng 3/2026 ước tính bốn nhà thiết kế AI chip lớn – Nvidia, Google, AMD và Amazon – đã sử dụng hơn 90% CoWoS capacity và HBM supply toàn cầu theo giá trị trong năm 2025, nhưng chỉ tiêu thụ khoảng 12% sản lượng advanced logic die 3–5 nm.

Con số này là ước tính nghiên cứu, không phải báo cáo chính thức từ các hãng, nhưng nó minh họa một bất cân xứng quan trọng.

AI accelerator có thể không dùng hết mọi wafer tiên tiến trên thế giới.

Nhưng chúng lại hút một tỷ lệ rất lớn của những resource chuyên biệt hơn như CoWoS và HBM.

Omdia tháng 7/2026 cũng cho rằng bottleneck ở HBM, advanced packaging và leading-edge node có thể tiếp tục ít nhất tới năm 2027.

Gartner đi xa hơn khi gọi HBM và advanced packaging là các nút thắt định hình kinh tế AI silicon giai đoạn 2026–2027.

Market size “advanced packaging” không có một con số duy nhất

Khi một lĩnh vực trở nên nóng, các dự báo thị trường thường xuất hiện với con số rất khác nhau.

Advanced packaging cũng vậy.

Một tóm tắt dự báo của Yole Group được Advanced Packaging News dẫn lại tháng 7/2026 đặt thị trường ở khoảng 55 tỷ USD năm 2025 và dự kiến vượt 120 tỷ USD vào 2031.

Grand View Research lại ước tính quy mô khoảng 43,9 tỷ USD năm 2026 và 66 tỷ USD vào 2033.

Một báo cáo khác của 360iResearch đưa ra phạm vi rộng hơn nhiều.

Sự khác biệt chủ yếu đến từ định nghĩa: báo cáo nào tính flip-chip, fan-out, wafer-level packaging, embedded die, 2.5D/3D, substrate và test vào phạm vi nào.

Vì vậy, nói một con số tuyệt đối kiểu “advanced packaging chính xác trị giá X tỷ USD” có thể gây hiểu nhầm.

Điều chắc chắn hơn là: đây đã là ngành hàng chục tỷ USD, và phân khúc liên quan AI/HBM đang thu hút vốn đầu tư hàng tỷ USD ở từng dự án riêng lẻ.

Tiền đang chảy vào packaging vì capacity không thể xây trong vài tháng

Một dây chuyền advanced packaging cần cleanroom, máy bonding, lithography cho redistribution layer, etch/deposition, metrology, inspection, test và chuỗi vật liệu đặc thù.

Ngoài thiết bị, process còn phải được customer qualification.

Không thể đơn giản mua máy hôm nay và đóng gói GPU cao cấp vào tuần sau.

Yield phải được ramp.

Reliability phải được chứng minh.

Interconnect phải chạy ở tốc độ thiết kế.

Thermal/mechanical behavior phải được kiểm tra qua nhiều cycle.

Đây là lý do capacity được đặt trước nhiều quý hoặc nhiều năm và các hãng ký thỏa thuận dài hạn.

Địa chính trị của chip giờ kéo dài tới backend

Trong giai đoạn đầu của CHIPS Act, phần lớn sự chú ý dành cho wafer fabs.

Nhưng một hệ sinh thái semiconductor “nội địa” không hoàn chỉnh nếu wafer tiên tiến được sản xuất trong nước rồi phải gửi ra nước ngoài để packaging.

Dự án Amkor Arizona và SK Hynix Indiana phản ánh sự nhận ra đó.

Mỹ đang cố xây chuỗi từ fabrication tới packaging và test.

TSMC và Amkor phối hợp tại Arizona cũng cho thấy fab và backend cần được đặt gần nhau hơn để giảm logistics và thời gian chu trình.

Đây là một thay đổi đáng kể đối với ngành từng tối ưu backend bằng cách chuyển assembly/test tới những khu vực chi phí thấp hơn ở châu Á.

Châu Á vẫn giữ lợi thế rất lớn

Dù Mỹ đang đầu tư mạnh, advanced packaging không bắt đầu từ con số 0 ở châu Á.

Taiwan có TSMC, ASE và một mạng lưới substrate, testing, equipment service dày đặc.

Hàn Quốc có Samsung và SK Hynix cùng hệ sinh thái memory.

Nhật Bản mạnh về vật liệu, substrate và equipment.

Trung Quốc cũng đầu tư nhanh vào OSAT và packaging nội địa.

Lợi thế của một cluster semiconductor không chỉ nằm ở một nhà máy.

Nó nằm ở việc hàng trăm nhà cung cấp có thể phản ứng nhanh khi process gặp lỗi.

Vì vậy, việc tái tạo advanced packaging ecosystem ở khu vực mới sẽ cần nhiều năm.

Substrate cũng có thể trở thành một nút thắt

Bên dưới interposer là package substrate – lớp trung gian kết nối package với bo mạch.

AI package càng lớn, substrate càng phải có:

diện tích lớn;
nhiều lớp routing;
độ phẳng cao;
khả năng chịu nhiệt tốt;
signal integrity phù hợp tốc độ cao.

Ajinomoto Build-up Film và các vật liệu substrate cao cấp vì thế cũng trở thành phần chiến lược của chuỗi cung ứng.

Một thiết kế có đủ GPU die và HBM vẫn có thể bị chậm nếu substrate đúng specification không đủ.

Packaging kéo theo một ngành thiết bị mới

Khi feature size của backend nhỏ dần, thiết bị đóng gói ngày càng giống một mini-fab.

Các hãng cần:

temporary bonding/debonding;
wafer thinning;
TSV processing;
RDL lithography;
hybrid bonding;
advanced inspection;
metrology;
plasma clean;
high-precision die placement.

Điều này mở cơ hội cho Applied Materials, Lam Research, KLA, ASMPT, BESI và nhiều nhà cung cấp thiết bị khác.

Applied Materials tháng 8/2026 gọi HBM và advanced packaging là các bottleneck quan trọng của AI và đang phát triển process cho 3D integration cùng các hãng memory.

EDA cũng phải thiết kế “chip” vượt ra ngoài die

Chip design tool truyền thống tập trung mạnh vào transistor, standard cell, routing trên die và timing closure.

Chiplet system thêm một cấp thiết kế mới.

Engineer phải đồng thời tối ưu:

die placement;
interposer routing;
die-to-die protocol;
power delivery;
signal integrity;
thermal coupling;
mechanical stress;
package–board co-design.

Điều này khiến packaging trở thành thị trường phần mềm, IP và simulation chứ không chỉ manufacturing.

UCIe – Universal Chiplet Interconnect Express – cũng xuất hiện như nỗ lực chuẩn hóa cách chiplet từ nhiều nguồn giao tiếp với nhau.

Tương lai có thể là chiplet từ nhiều hãng trong cùng một package

Ngày nay, phần lớn package cao cấp vẫn được thiết kế chặt chẽ bởi một vendor hoặc một hệ sinh thái đóng.

Nhưng mục tiêu dài hạn của chiplet standardization là một thị trường modular hơn.

Một công ty có thể mua compute tile từ nguồn A.

I/O tile từ nguồn B.

Memory controller từ nguồn C.

HBM từ nguồn D.

Rồi ghép lại bằng một package platform chuẩn hóa.

Nếu mô hình này trưởng thành, packaging house có thể đóng vai trò giống foundry ở một cấp độ mới: foundry cho hệ thống chiplet.

Nhưng càng modular, bài toán ownership của lỗi càng khó

Nếu một monolithic die hỏng, fault domain tương đối rõ.

Trong một package nhiều vendor, failure có thể đến từ:

die;
bonding;
interposer;
substrate;
protocol;
thermal interaction;
power delivery;
firmware.

Khi sản phẩm lỗi, ai chịu trách nhiệm?

Ai sở hữu test coverage?

Ai chịu chi phí scrap?

Đây là lý do ecosystem chiplet không chỉ cần chuẩn điện.

Nó còn cần tiêu chuẩn test, reliability và business model.

“GPU shortage” có thể thực chất là shortage của cả package

Khi thị trường nói một GPU AI thiếu hàng, rất dễ hình dung fab không sản xuất đủ compute die.

Thực tế, finished accelerator cần nhiều supply chain cùng lúc:

logic wafer;
HBM wafer và stacking;
interposer hoặc bridge;
advanced packaging capacity;
substrate;
testing;
module assembly;
server-level integration.

Output cuối chỉ chạy nhanh bằng mắt xích chậm nhất.

Đây là lý do tăng logic wafer capacity chưa chắc ngay lập tức tạo thêm GPU bán được.

Cuộc đua AI làm “backend” biến mất như một khái niệm hạng hai

Từ front-end và backend vẫn hữu ích để mô tả manufacturing flow.

Nhưng về giá trị công nghệ, ranh giới đang mờ đi.

Một hybrid-bond interface có pitch vài micromet hoặc nhỏ hơn đòi hỏi độ chính xác không hề “thô” theo nghĩa packaging truyền thống.

RDL trên interposer có thể phải xử lý hàng nghìn đường tín hiệu tốc độ cao.

Stacking logic die tạo vấn đề nhiệt ngang cấp với architecture.

Advanced package được đồng thiết kế với transistor node từ những giai đoạn rất sớm.

Backend không còn là nơi sản phẩm đi tới sau khi chip design đã xong.

Nó bắt đầu từ lúc kiến trúc được vẽ.

Điều này tạo một cuộc đua nhân lực mới

Semiconductor talent shortage thường được nói bằng ngôn ngữ của process engineer và IC designer.

Advanced packaging cần thêm một nhóm kỹ năng lai:

materials science;
mechanical engineering;
thermal engineering;
high-speed electrical design;
assembly process;
failure analysis;
metrology;
yield analytics.

Một kỹ sư package thế hệ mới phải hiểu cả micron-level manufacturing và rack-level system constraint.

Đó là lý do các dự án như SK Hynix ở Purdue không chỉ xây cleanroom mà còn gắn với R&D và hệ sinh thái đại học.

Không phải mọi advanced packaging đều phục vụ AI

Cũng cần tránh một cách hiểu ngược lại.

Advanced packaging là lĩnh vực rộng.

Smartphone dùng fan-out và package-on-package.

Automotive dùng nhiều dạng module và power packaging.

RF, sensor, medical device và consumer electronics đều có nhu cầu riêng.

AI/HPC chỉ là phân khúc đang đẩy mạnh nhất các công nghệ rất cao cấp như HBM integration, interposer cỡ lớn và 3D logic stacking.

Vì vậy, tăng trưởng của toàn thị trường không thể được quy hoàn toàn cho generative AI.

Thị trường tỷ USD không đồng nghĩa mọi công ty packaging đều hưởng lợi như nhau

Các lớp packaging có economics rất khác nhau.

Assembly truyền thống có mức cạnh tranh và margin khác advanced 2.5D/3D.

CoWoS-class capacity đòi hỏi qualification và capital cao hơn nhiều.

HBM packaging cần know-how đặc thù.

Hybrid bonding là một process frontier khác nữa.

Do đó, “advanced packaging boom” có thể tập trung phần lớn giá trị ở một nhóm nhỏ công ty sở hữu công nghệ và capacity được khách hàng AI chấp nhận.

Package có thể trở thành nơi các hãng chip tạo khác biệt lớn nhất

Ở cùng một process node, hai accelerator vẫn có thể khác nhau mạnh nhờ packaging.

Một thiết kế đặt memory gần hơn.

Một thiết kế có interconnect nhiều bandwidth hơn.

Một thiết kế ghép nhiều compute tile hơn.

Một thiết kế quản lý power và heat tốt hơn.

Một thiết kế có yield tốt hơn nên bán được với giá thấp hơn.

Khi transistor node không còn là yếu tố phân biệt duy nhất, package architecture trở thành IP chiến lược.

Co-packaged optics có thể là bước tiếp theo

Khi kết nối điện bằng copper tiếp tục tăng tốc, công suất để đẩy tín hiệu qua khoảng cách dài trở thành vấn đề.

Một hướng mới là đưa optical engine sát compute package hơn, thậm chí tích hợp photonics vào cùng hệ packaging.

TSMC đang phát triển COUPE, kết hợp silicon photonics với SoIC cho truyền dữ liệu tốc độ cao và điện năng thấp.

Nếu AI cluster tiếp tục scale, packaging tương lai có thể không chỉ ghép GPU và HBM.

Nó có thể ghép luôn phần giao tiếp quang học kết nối accelerator với accelerator.

Khi đó, “chip” sẽ ngày càng khó định nghĩa bằng một miếng silicon

Một thế hệ trước, chỉ cần chỉ vào một die và nói “đây là CPU”.

Trong kỷ nguyên chiplet, câu trả lời phức tạp hơn.

Compute nằm ở nhiều die.

Memory xếp thành nhiều tầng.

Interconnect nằm trên interposer.

Power delivery có thể nằm trong substrate hoặc lớp riêng.

Optics có thể trở thành chiplet kế bên.

Package biến tất cả thành một máy tính thu nhỏ.

Đây là thay đổi khái niệm quan trọng: đơn vị đổi mới của semiconductor đang dịch từ “die” sang “system of dies”.

Vì sao đây là cuộc đua hàng tỷ USD chứ không chỉ một xu hướng kỹ thuật?

Câu trả lời nằm ở ba lớp tiền cùng xuất hiện.

Thứ nhất: thị trường. Các tổ chức nghiên cứu định nghĩa khác nhau nhưng đều đặt advanced packaging ở quy mô hàng chục tỷ USD hiện nay và dự báo tiếp tục tăng mạnh.

Thứ hai: capacity. Amkor, Intel, TSMC, Samsung, SK Hynix và nhiều hãng khác đang phải xây hoặc mở rộng cleanroom, toolset và packaging line.

Thứ ba: customer commitment. Nvidia sẵn sàng ký hợp đồng 1,5 tỷ USD và prepay để bảo đảm năng lực packaging. TSMC ký framework 10 năm với Amkor. Chính phủ Mỹ hỗ trợ hàng trăm triệu USD cho từng dự án.

Khi khách hàng, nhà sản xuất và nhà nước cùng tranh nhau capacity, đó không còn là một công đoạn phụ.

Trong AI, transistor nhanh nhất có thể không phải tài sản khan hiếm nhất

Ngành bán dẫn từng có một trực giác khá đơn giản: nếu có node tốt nhất và fab đủ lớn, bạn có lợi thế.

AI làm phương trình đó dài hơn.

Bạn cần logic.

Bạn cần HBM.

Bạn cần packaging.

Bạn cần substrate.

Bạn cần cooling.

Và tất cả phải đến đúng lúc.

Một accelerator không bán được khi chỉ có 90% linh kiện.

Điều đó khiến những phần từng ít được nhắc tên trong semiconductor supply chain bỗng có pricing power và strategic value.

Tương lai của cuộc đua AI có thể được quyết định dưới lớp heat spreader

Nhìn từ bên ngoài, một accelerator chỉ là tấm module kim loại gắn lên server.

Nhưng dưới lớp heat spreader, cả cuộc đua semiconductor hiện đại đang thu nhỏ vào vài centimet:

logic từ một foundry;

HBM từ một hãng memory;

interposer;

hybrid bonding;

chiplet interface;

substrate;

hàng nghìn kết nối;

và một bài toán nhiệt đủ khó để quyết định tốc độ thật của cả hệ thống.

Đây là lý do nói về AI hardware chỉ bằng GPU ngày càng thiếu một nửa câu chuyện.

Node 2 nm có thể tạo transistor tốt hơn.

HBM4 có thể cung cấp memory nhanh hơn.

Nhưng chính advanced packaging phải biến chúng thành một sản phẩm.

Và khi một công nghệ vừa quyết định performance, vừa quyết định yield, vừa trở thành bottleneck của capacity, tiền đầu tư chắc chắn sẽ đi theo.

Cuộc đua AI vì thế không chỉ diễn ra trong fab nơi transistor được khắc lên wafer. Một phần ngày càng quan trọng của nó diễn ra sau đó – ở nơi những miếng silicon riêng lẻ được ghép thành một cỗ máy.