Một chiplet lỗi có thể kéo hỏng cả gói chip AI: Vì sao phải kiểm thử từ wafer đến hệ thống?

Một die lỗi có thể khiến cả gói chip AI không đạt yêu cầu, dù các die còn lại vẫn hoạt động tốt. Khi lỗi được phát hiện sau khi ghép, nhà sản xuất đã bỏ thêm chi phí cho bộ nhớ, phần kết nối và công đoạn đóng gói. Vì vậy, kiểm thử bắt đầu từ trước khi các linh kiện trở thành một chip hoàn chỉnh.

Điều này được Teradyne và Tokyo Electron nêu rõ khi giới thiệu hệ thống sàng lọc linh kiện cho các gói 2.5D và 3D dùng trong AI, trung tâm dữ liệu. Một die lỗi có thể ảnh hưởng toàn bộ gói có giá trị cao. Kiểm tra sớm giúp bảo vệ tỷ lệ sản phẩm đạt yêu cầu sau lắp ráp.

“Một chip” có thể chứa nhiều mảnh silicon

Die là một mảnh silicon chứa mạch điện, được cắt từ tấm wafer. Chiplet là die đảm nhiệm một phần chức năng trong thiết kế gồm nhiều die. Một gói chip có thể kết hợp các phần xử lý, giao tiếp và bộ nhớ được chế tạo riêng, thay vì dồn mọi chức năng vào một die lớn.

Đóng gói tiên tiến không chỉ tạo vỏ bảo vệ. Nó còn giúp các thành phần kết nối thành hệ thống. Trong cấu trúc 2.5D, một lớp trung gian gọi là interposer có thể nối các die; cấu trúc 3D xếp chồng các die theo chiều đứng. Cách bố trí cụ thể thay đổi theo thiết kế.

Theo phân tích của Teradyne về tích hợp dị thể, các thành phần có thể dùng quy trình và vật liệu khác nhau. Chính sự kết hợp ấy khiến kiểm thử phức tạp hơn: từng phần hoạt động riêng chưa đủ để khẳng định chúng hoạt động tốt khi ghép.

99% cho từng chiplet chưa chắc là 99% cho cả gói

Hãy xét một ví dụ giả định: gói có tám chiplet, mỗi chiplet có xác suất hoạt động tốt là 99%. Nếu các lỗi độc lập và cả tám đều phải tốt, xác suất tất cả cùng tốt là 0,99 mũ 8, tức khoảng 92,3%.

Đây là phép tính minh họa, không phải số liệu của một chip thương mại. Nó chưa tính lỗi kết nối, lỗi đóng gói hay hiệu quả của việc sàng lọc trước lắp ráp. Nó cũng giả định không có cơ chế dự phòng hoặc chấp nhận cấu hình giảm chức năng.

Ý nghĩa của ví dụ là rủi ro tích lũy khi nhiều thành phần cùng phải đạt yêu cầu. Phát hiện một chiplet lỗi trước khi ghép giúp tránh đầu tư thêm vào một tổ hợp có thể thất bại. Phát hiện sau khi ghép khiến chi phí tổn thất lớn hơn. Vì vậy, “một chiplet lỗi làm hỏng cả gói” nên hiểu là có thể làm gói không đạt thông số, không phải mọi lỗi đều khiến toàn bộ sản phẩm phải bị loại bỏ.

Kiểm tra khi linh kiện còn nằm trên wafer

Theo quy trình dịch vụ kiểm thử của Intel Foundry, wafer sort dùng máy dò và máy kiểm thử để đo điện từng die ngay khi nó còn trên wafer. Sau khi cắt, die sort cho phép kiểm tra các die riêng trước khi đưa vào lắp ráp.

Máy kiểm thử tự động, gọi là ATE, đưa tín hiệu điện vào thiết bị và so sánh phản hồi với dữ liệu mong đợi. Theo Advantest, nó kiểm tra chức năng, tốc độ và dòng điện bất thường. Máy prober đưa các đầu dò siêu nhỏ tiếp xúc với điện cực để thiết lập kết nối.

Mục tiêu là chọn được known good die, thường viết tắt KGD: die đã được đánh giá đạt yêu cầu. Đó là kết quả của một chương trình kiểm thử với phạm vi và điều kiện xác định; không phải bằng chứng rằng mọi lỗi có thể xảy ra đều đã được loại trừ.

Intel cũng mô tả khả năng đưa burn-in lên sớm ở cấp die. Đây là kiểm tra dưới điều kiện ứng suất được kiểm soát để sàng lọc những lỗi dễ xuất hiện ở đầu vòng đời. Vị trí và mức độ kiểm thử phụ thuộc sản phẩm.

Từng die tốt, nhưng mối nối có thể lỗi

Lắp ráp tạo thêm những cấu trúc chưa tồn tại trong bài kiểm tra từng die. Teradyne lưu ý việc xếp chồng và liên kết có thể gây lỗi mới do ứng suất nhiệt hoặc cơ học. Khi các die đã bị che bởi những lớp khác, tiếp cận chúng để đo cũng khó hơn.

Vì vậy, kiểm thử cần đi vào các điểm trung gian. Trong bài phân tích tháng 7/2026, Teradyne mô tả việc kiểm tra mô-đun đã ghép một phần, bao gồm kết nối chiplet, các điểm nối rất nhỏ và đường dẫn trên interposer.

Câu hỏi ở đây đã thay đổi: không chỉ là từng die có tính toán đúng hay không, mà các die có truyền tín hiệu qua phần kết nối mới đúng hay không. Một lần kiểm tra trước lắp ráp không thể thay cho phép đo cấu trúc vừa được tạo ra.

Khả năng kiểm tra còn cần được tính từ thiết kế. DFT, hay thiết kế để dễ kiểm thử, bổ sung các cấu trúc giúp đưa tín hiệu kiểm tra vào bên trong và quan sát kết quả, thay vì chỉ dựa vào những chân có thể tiếp xúc từ bên ngoài.

Qua kiểm tra cuối vẫn cần chạy dưới tải thực tế

Sau đóng gói, final test kiểm tra thiết bị hoàn chỉnh. Advantest mô tả đây là bước xác nhận chức năng ở cuối khâu đóng gói. Nhưng một chip vượt qua các bài đo điện vẫn có thể bộc lộ vấn đề khi hoạt động trong hệ thống.

System-level test, hay SLT, đưa thiết bị vào môi trường gần cách sử dụng thực tế hơn. Theo Teradyne, tải công việc, tương tác hệ thống và ứng suất vận hành có thể làm lộ vấn đề cấp điện, nhiệt, kết nối bộ nhớ hoặc tích hợp firmware và phần mềm.

ATE cung cấp các phép đo có kiểm soát; SLT bổ sung điều kiện hoạt động của hệ thống. Hai lớp kiểm tra phục vụ những câu hỏi khác nhau. Với chip AI phải chạy tải lớn kéo dài, việc khởi động được chưa trả lời được câu hỏi liệu thiết bị có tiếp tục hoạt động đúng khi nóng lên và trao đổi dữ liệu liên tục hay không.

Kiểm thử nhiều hơn cũng có giá của nó

Không có một chuỗi kiểm thử cố định áp dụng cho mọi chip AI. Trong phân tích về chiến lược kiểm thử, Teradyne đặt vấn đề cân bằng tổng chi phí chất lượng: đưa bài kiểm tra lên sớm có thể giảm tổn thất do linh kiện lỗi, nhưng cũng tăng thời gian và chi phí kiểm tra.

Một số bài đo nên thực hiện trước ghép; một số chỉ có ý nghĩa khi cấu trúc đã hoàn thành; số khác có thể chuyển sang giai đoạn sau để tận dụng khả năng kiểm tra nhiều thiết bị cùng lúc. Dữ liệu lỗi thực tế giúp nhà sản xuất điều chỉnh cách phân bổ ấy.

Giá trị của kiểm thử nhiều giai đoạn nằm ở việc tìm đúng lỗi tại thời điểm còn có thể xử lý với chi phí hợp lý. Với một gói chip AI, cần biết linh kiện riêng có đạt yêu cầu, kết nối sau ghép có hoạt động và hệ thống có chịu được tải sử dụng hay không. Bỏ qua một trong những câu hỏi ấy có thể khiến lỗi chỉ xuất hiện khi sản phẩm đã tích lũy thêm chi phí, hoặc đã đến trung tâm dữ liệu.

Ảnh: hệ thống kiểm thử kết hợp UltraFLEXplus của Teradyne với Prexa SDP của Tokyo Electron, từ thông cáo báo chí chính thức. Bài giải thích dựa trên tài liệu của Intel Foundry, Advantest và Teradyne; các ví dụ xác suất là giả định biên tập.